JP2000164796A - マルチチップモジュール - Google Patents

マルチチップモジュール

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JP2000164796A
JP2000164796A JP10337271A JP33727198A JP2000164796A JP 2000164796 A JP2000164796 A JP 2000164796A JP 10337271 A JP10337271 A JP 10337271A JP 33727198 A JP33727198 A JP 33727198A JP 2000164796 A JP2000164796 A JP 2000164796A
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JP
Japan
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semiconductor chip
chip
connection
connection pads
stacked
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Hiroshi Asazawa
博 浅沢
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NEC Corp
Original Assignee
NEC Corp
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Abstract

(57)【要約】 【課題】 占有面積が小さく、背が低く（薄型で）、実
装密度が高いマルチチップモジュールを提供する。 【解決手段】 接続パッドが下向きである下側半導体チ
ップ１１０と、接続パッド１２１が上向きである上側半
導体チップ１２０とを有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、積層された複数の
半導体チップと、底部に上向きの接続パターンを備え、
複数の半導体チップを収容するパッケージとを有するス
タックタイプのマルチチップモジュールに関する。
【０００２】
【従来の技術】従来、積層された複数の半導体チップ
（大規模集積回路等を含む）を有するスタックタイプ
（あるいは、積層タイプ、チップ・オン・チップ構造タ
イプと呼ばれる）のマルチチップモジュールは、電子機
器における実装基板上での占有面積が小さく、高い実装
密度を実現できる点で有用である。この種のマルチチッ
プモジュールは、例えば、インターネット・企業ホーム
ページ中の技術報告「スタックドＣＳＰ」（http://ww
w.sharp.co.jp/sc/gaiyou/news/980217.htm）に開示さ
れている。
【０００３】この種の従来のマルチチップモジュール
は、図７に示すように、積層された下側および上側半導
体チップ３１０および３２０と、底部基板に上向きの接
続パターン３３１および３３２を備え、積層された下側
および上側半導体チップ３１０および３２０を収容する
パッケージ（接続パターンのみを図示）とを有してい
る。下側半導体チップ３１０は、その接続パッド３１１
がボンディングワイヤ３４１を用いて接続パターン３３
１にボンディングされている。一方、上側半導体チップ
は、その接続パッド３２１がボンディングワイヤ３４１
を用いて接続パターン３３２にボンディングされてい
る。
【０００４】
【発明が解決しようとする課題】図７に示した例をも含
め、従来のスタックタイプのマルチチップモジュール
は、積層された２つの半導体チップのそれぞれがワイヤ
ボンディング構造によりパッケージの接続パターンに接
続されているため、ボンディングワイヤのクロスやショ
ートを回避、防止し得る設計にする必要がある。即ち、
接続パターンや接続パッドの配置ピッチを大きい値にし
たり、隣り合う接続パターンのうちの一方を外側にオフ
セットさせる等の設計にする必要がある。このような設
計上の要件から、従来のスタックタイプのマルチチップ
モジュールには、占有面積のさらなる縮小化、ならびに
実装密度のさらなる高密度化が困難であるという問題点
がある。
【０００５】また、上側半導体チップは、ボンディング
を施す目的上、下側半導体チップの接続パッドが露出す
るように投影面積が比較的小さい必要があり、その回路
規模も制限される。この結果、スタックタイプのマルチ
チップモジュールのさらなる高密度化が困難であるとい
う問題点がある。
【０００６】さらに、上側半導体チップの上方には、ボ
ンディングワイヤを配線するためのスペースが必要であ
るという実情にある。この実情は、スタックタイプのマ
ルチチップモジュールを低背化（薄型化）することの妨
げになっている。
【０００７】本発明の課題は、占有面積が小さく、実装
密度が高いスタックタイプのマルチチップモジュールを
提供することである。
【０００８】本発明の他の課題は、背が低く（薄型
で）、実装密度が高いスタックタイプのマルチチップモ
ジュールを提供することである。
【０００９】
【解決を解決するための手段】本発明によれば、積層さ
れた複数の半導体チップと、底部基板に上向きの接続パ
ターンを備え、前記複数の半導体チップを収容するパッ
ケージとを有するスタックタイプのマルチチップモジュ
ールにおいて、前記複数の半導体チップとして、接続パ
ッドが下向きである第１の半導体チップと、接続パッド
が上向きである第２の半導体チップとを含むことを特徴
とするマルチチップモジュールが得られる。
【００１０】本発明によればまた、前記第１の半導体チ
ップは、前記接続パッドがバンプ構造により他者に接続
され、前記第２の半導体チップは、前記接続パッドがワ
イヤボンディング構造により他者に接続されている前記
マルチチップモジュールが得られる。
【００１１】本発明によればさらに、下側に積層された
前記第１の半導体チップとしての下側半導体チップと、
上側に積層された前記第２の半導体チップとしての上側
半導体チップとを含み、前記下側半導体チップは、前記
接続パッドがバンプ構造により前記接続パターンに接続
され、前記上側半導体チップは、前記接続パッドがワイ
ヤボンディング構造により前記接続パターンに接続され
ている前記マルチチップモジュールが得られる。
【００１２】本発明によればまた、前記上側半導体チッ
プは、その投影面積が前記下側半導体チップの投影面積
以上である前記マルチチップモジュールが得られる。
【００１３】本発明によればまた、下側に積層された前
記第２の半導体チップとしての下側半導体チップと、上
側に積層された前記第１の半導体チップとしての上側半
導体チップとを含み、前記下側半導体チップは、前記接
続パッドの少くとも一部がワイヤボンディング構造によ
り前記接続パターンに接続され、前記上側半導体チップ
は、前記接続パッドがバンプ構造により前記下側半導体
チップの前記接続パッドに接続されている前記マルチチ
ップモジュールが得られる。
【００１４】本発明によればまた、前記上側半導体チッ
プは、その上面が前記下側半導体チップのためのボンデ
ィング用ボンディングワイヤの最高部以下の高さである
前記マルチチップモジュールが得られる。
【００１５】本発明によればまた、前記下側半導体チッ
プのためのボンディング用ボンディングワイヤの最高部
は、前記上側半導体チップの上面以下の高さである前記
マルチチップモジュールが得られる。
【００１６】本発明によればまた、前記パッケージは、
前記低部基板に下向きの接続パッドを備え、該接続パッ
ドがバンプ構造により電子機器の実装基板上に接続可能
な前記マルチチップモジュールが得られる。
【００１７】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態によるマルチチップモジュールを説明する。
【００１８】［実施の形態１］図１は本発明の実施の形
態１によるマルチチップモジュールの要部を示す斜視図
であり、図２は図１に示すモジュールを説明するため
の、パッケージの要部を示す斜視図である。
【００１９】図１および図２を参照して、本発明の実施
の形態１によるマルチチップモジュールは、積層された
下側および上側半導体チップ１１０および１２０と、底
部基板に上向きの接続パターン１３１および１３２を備
え、下側および上側半導体チップ１１０および１２０を
収容するパッケージ（接続パターンのみを図示）とを有
するスタックタイプである。尚、図示はしないが、パッ
ケージは、低部基板に下向きの接続パッドを備えてお
り、この接続パッドをバンプ構造により電子機器の実装
基板上に接続可能である。
【００２０】下側半導体チップ１１０は、接続パッド
（図示せず）が下向きである。一方、上側半導体チップ
１２０は、接続パッド１２１が上向きである。
【００２１】下側半導体チップ１１０は、その接続パッ
ドがバンプ（半田ボール）構造により接続パターン１３
１に接続されている。一方、上側半導体チップ１２０
は、その接続パッド１２１がボンディングワイヤ１４２
を用いたワイヤボンディング構造により接続パターン１
３２に接続されている。
【００２２】［実施の形態２］本発明において、上述し
た実施の形態１のごとく、下側半導体チップ１１０の接
続パッドがバンプ（半田ボール）構造により接続パター
ン１３１に接続される一方、上側半導体チップ１２０の
接続パッド１２１がボンディングワイヤ１４２を用いた
ワイヤボンディング構造により接続パターン１３２に接
続されているような構造の場合には、従来のように下側
半導体チップの接続パッドが露出するように上側半導体
チップの投影面積を比較的小さくする必要はない。
【００２３】したがって、図３に示すように、上側半導
体チップ１２０′は、その投影面積が下側半導体チップ
１１０の投影面積と同じであってもよい。
【００２４】［実施の形態３］あるいは、図４に示すよ
うに、上側半導体チップ１２０″は、その投影面積が下
側半導体チップ１１０の投影面積よりも大きくてもよ
い。
【００２５】実施の形態２および３共に、上側半導体チ
ップの投影面積を大きく確保するので、同じサイズの従
来のモジュールよりも大きい回路規模のマルチチップモ
ジュールを実現できる。
【００２６】［実施の形態４］図５は本発明の実施の形
態４によるマルチチップモジュールの要部を示す斜視図
であり、図６は図５に示すモジュールを説明するため
の、下側半導体チップを示す斜視図である。
【００２７】図５および図６を参照して、本発明の実施
の形態４によるマルチチップモジュールは、実施の形態
１と同様に、積層された下側および上側半導体チップ２
１０および２２０と、底部基板に上向きの接続パターン
２３１および２３２を備え、下側および上側半導体チッ
プ２１０および２２０を収容するパッケージ（接続パタ
ーンのみを図示）とを有するスタックタイプである。
【００２８】下側半導体チップ２１０は、接続パッド２
１１が上向きである。一方、上側半導体チップ２２０
は、接続パッド（図示せず）が下向きである。
【００２９】下側半導体チップ２１０は、その接続パッ
ド２１１がボンディングワイヤ２４１を用いたワイヤボ
ンディング構造により接続パターン２３１および２３２
に接続されている。一方、上側半導体チップ２２０は、
その接続パッドがバンプ（半田ボール）構造により下側
半導体チップ２１０の接続パッド２１１、特に接続パッ
ド２１１ａに接続されている。
【００３０】本例では、接続パッド２１１ａは、ボンデ
ィングワイヤ２４１を介して接続パターン２３２に接続
している。即ち、上側半導体チップ２２０の接続パッド
は、間接的に、パッケージの接続パターンに接続可能で
ある。
【００３１】上側半導体チップ２２０は、下側半導体チ
ップ２１０上に積層された際に、上面がボンディングワ
イヤ２４１の最高部以下の高さになるような厚さ寸法に
予め設計されていてもよい。そうすることにより、パッ
ケージ内の高さ方向のスペースを有効に利用でき、ひい
ては、さらに薄型のモジュールを実現できる。
【００３２】あるいは、ボンディングワイヤ２４１は、
その最高部が上側半導体チップ２２０の上面以下の高さ
になるように、配線されてもよい。その場合にも、パッ
ケージ内の高さ方向のスペースを有効に利用でき、ひい
ては、さらに薄型のモジュールを実現できる。
【００３３】
【発明の効果】本発明によるスタックタイプのマルチチ
ップモジュールは、複数の半導体チップとして、接続パ
ッドが下向きである第１の半導体チップと、接続パッド
が上向きである第２の半導体チップとを含むため、占有
面積が小さく、背が低く（薄型で）、実装密度が高い。
【００３４】具体的には、２つの半導体チップのうちボ
ンディングワイヤにより接続するチップは１つであるの
で、積層した2つの半導体チップ両方をボンディングワ
イヤにより接続する従来モジュールと比較して、下側半
導体チップと上側半導体チップとのボンディングワイヤ
のクロスあるいはショートを避けるための考慮が不要で
ある。
【００３５】また、積層した2つの半導体チップ両方を
ボンディングワイヤにより接続する従来のマルチチップ
モジュールでは下側半導体チップのボンディングに支障
のない程度に上側半導体チップのサイズが下側半導体チ
ップのサイズよりも小さいことが必要であるのに対し、
上側半導体チップと下側半導体チップとは同一サイズあ
るいは上側半導体チップのボンディングに支障のない程
度に上側半導体チップのサイズの方が大きい場合でも実
現可能であるため、２つの半導体チップのサイズ関係に
制約がない。
【００３６】さらに、従来では上側半導体チップのワイ
ヤ接続に要していた分だけ、高さを低くすることがで
き、マルチチップモジュールのパッケージを薄くするこ
とができる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるスタックタイプのマ
ルチチップモジュールの要部を示す斜視図ある。
【図２】図1に示すマルチチップモジュールを説明する
ためのパッケージの要部を示す斜視図ある。
【図３】本発明の実施の形態２によるスタックタイプの
マルチチップモジュールの要部を示す斜視図ある。
【図４】本発明の実施の形態３によるスタックタイプの
マルチチップモジュールの要部を示す斜視図ある。
【図５】本発明の実施の形態４によるスタックタイプの
マルチチップモジュールの要部を示す斜視図ある。
【図６】図５に示すマルチチップモジュールを説明する
ための下側半導体チップを示す斜視図ある。
【図７】従来のスタックタイプのマルチチップモジュー
ルの要部を示す斜視図ある。
【符号の説明】
１１０、２１０、３１０ 下側半導体チップ １２０、１２０′、１２０″、２２０、３２０ 上側
半導体チップ １２１、２１１、２１１ａ、３２１ 接続パッド １３１、１３２、２３１、２３２、３３１、３３２
接続パターン １４２、２４１、３４１、３４２ ボンディングワイ
ヤ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 積層された複数の半導体チップと、底部
    基板に上向きの接続パターンを備え、前記複数の半導体
    チップを収容するパッケージとを有するスタックタイプ
    のマルチチップモジュールにおいて、前記複数の半導体
    チップとして、接続パッドが下向きである第１の半導体
    チップと、接続パッドが上向きである第２の半導体チッ
    プとを含むことを特徴とするマルチチップモジュール。
  2. 【請求項２】 前記第１の半導体チップは、前記接続パ
    ッドがバンプ構造により他者に接続され、前記第２の半
    導体チップは、前記接続パッドがワイヤボンディング構
    造により他者に接続されている請求項１に記載のマルチ
    チップモジュール。
  3. 【請求項３】 下側に積層された前記第１の半導体チッ
    プとしての下側半導体チップと、上側に積層された前記
    第２の半導体チップとしての上側半導体チップとを含
    み、前記下側半導体チップは、前記接続パッドがバンプ
    構造により前記接続パターンに接続され、前記上側半導
    体チップは、前記接続パッドがワイヤボンディング構造
    により前記接続パターンに接続されている請求項１に記
    載のマルチチップモジュール。
  4. 【請求項４】 前記上側半導体チップは、その投影面積
    が前記下側半導体チップの投影面積以上である請求項３
    に記載のマルチチップモジュール。
  5. 【請求項５】 下側に積層された前記第２の半導体チッ
    プとしての下側半導体チップと、上側に積層された前記
    第１の半導体チップとしての上側半導体チップとを含
    み、前記下側半導体チップは、前記接続パッドの少くと
    も一部がワイヤボンディング構造により前記接続パター
    ンに接続され、前記上側半導体チップは、前記接続パッ
    ドがバンプ構造により前記下側半導体チップの前記接続
    パッドに接続されている請求項１に記載のマルチチップ
    モジュール。
  6. 【請求項６】 前記上側半導体チップは、その上面が前
    記下側半導体チップのためのボンディング用ボンディン
    グワイヤの最高部以下の高さである請求項５に記載のマ
    ルチチップモジュール。
  7. 【請求項７】 前記下側半導体チップのためのボンディ
    ング用ボンディングワイヤの最高部は、前記上側半導体
    チップの上面以下の高さである請求項５に記載のマルチ
    チップモジュール。
  8. 【請求項８】 前記パッケージは、前記低部基板に下向
    きの接続パッドを備え、該接続パッドがバンプ構造によ
    り電子機器の実装基板上に接続可能な請求項１乃至５の
    いずれかに記載のマルチチップモジュール。
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