JPH04276838A - メモリ内蔵ｃｐｕ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】〔発明の目的〕

【産業上の利用分野】本発明は、システム動作用プログ
ラムを電気的に消去／書換え可能な不揮発性メモリを有
するメモリ内蔵ＣＰＵ装置、つまりワンチップマイクロ
コンピュータに関するもので、特にユーザが使用するシ
ステムボード上に組込まれた状態で、その不揮発性メモ
リの内容を書換える必要のあるシステムにおいて使用さ
れるものである。

【０００２】

【従来の技術】システム動作用プログラムを電気的に消
去／書換え可能な不揮発性メモリに格納する場合、ＣＰ
Ｕ本体とは別に単体のメモリを外付けで用いるのが今の
ところ一般的であるが、最近では、この外付けメモリを
ＣＰＵ本体に内蔵し、ワンチップ化することの要望が強
い。

【０００３】電気的に消去／書込み可能な不揮発性メモ
リ（Ｅ２　ＰＲＯＭ，ＦＬＡＳＨＥ２　ＰＲＯＭ）を、
そのメモリ部にシステムを司るプログラムを格納する目
的でＣＰＵに内蔵する場合、以下の方法が考えられてい
る。 図９〜図１１はその一つ一つの態様を図解するものであ
る。

【０００４】まず、図９（ａ）において、メモリ内蔵Ｃ
ＰＵ２１は不揮発性メモリ２２（以下、ＮＶメモリと略
記する。）とＲＡＭ２３とを含んでいる。図（ｂ）に示
すようにＮＶメモリ２２にはシステム動作用プログラム
２２１とこれを書換えるための書換え用プログラム２２
２とが格納されている。このような構成により、このも
のは、システム用プログラムの一部に書換え用のプログ
ラム２２２を一緒に格納しておき、必要時にこのプログ
ラム２２２を内蔵ＲＡＭ２３へコピーし、ＲＡＭ２３上
でこのプログラムを動作させて不揮発性メモリ２２のシ
ステムプログラム格納部を書換えるというものである。

【０００５】次に、図１０に示すものも、その（ａ）に
示すように、ＣＰＵ３１がＮＶメモリ３２とＲＡＭ３３
とを備え、同図（ｂ）に示すようにＮＶメモリ３２の領
域が５つのブロック３２１〜３２５として分割され、そ
のブロック単位に図示しない消去／書換え制御部が割当
てられ、ブロック単位で消去／書換えが可能な構成とな
っている。これらのうち４つにはシステムプログラムが
、残りの一つにシステムプログラム書換え用のプログラ
ムが格納される。ここではブロック３２１〜３２４にシ
ステムプログラムが、ブロック３２５に書換え用プログ
ラムがそれぞれ格納されている。このような構成により
、システムプログラムの書換えが必要な場合、ブロック
３２５のプログラムを実行し、ブロック３２１〜３２４
のシステムプログラムを書換えるものである。

【０００６】最後に、図１１に示すものは、図示を略し
たＳＣＩ（シリアルコントロールバス）とＣＰＵ４３と
で一システムを構成し、ＣＰＵ４３は通常のＮＶメモリ
４４、ＲＡＭ４５の他、ブートストラップＲＯＭ４６を
備えている。この構成により、ＣＰＵ４３にブートスト
ラップモードの機能（つまり、システム外からユーザ固
有の小プログラムを内蔵ＲＡＭ４５へロードし、このＲ
ＡＭ４５上でユーザプログラムを動作させられる機能）
を有する。この場合、必要時にその書換えプログラムを
外部のコントローラ４２からロードし、ＮＶメモリ４４
の書換えを実行させるというものである。

【０００７】以上のような構成によれば、ユーザが使用
するシステムボード上に組込まれた状態で、その不揮発
性メモリの内容を書換えることができる。しかしながら
、これらのシステム構成による場合、次のような問題が
考えられるため、実用し難い。

【０００８】つまり、まず、それら３種のシステム全て
について言えることであるが、いわゆるソフトウエアに
よる対応であって、書換え用のプログラムをユーザが作
り、システム用プログラムの一部に盛込む必要があるも
ので、この書換え用プログラムのミスに起因してシステ
ムプログラムを壊してしまい、最悪の場合、復帰不能に
なる危険性がある。また、特に、図９に示すものの場合
、書換え用のプログラムをＲＡＭへコピーするため、こ
のコピー時に間違い等（ノイズ含む）があると、最悪、
不揮発性メモリ部分を消去してしまうので、この場合も
再び復帰できない危険性が大きい。

【０００９】さらに、図１０に示すものの場合、つまり
はメモリの領域をブロック分けし、最悪でも１ブロック
の損害ですむというものであるが、必ずブロック単位に
消去する機能が必要であり、メモリ書込み制御部の構成
が複雑になるという問題がある。そして、図１１に示す
ものの場合には、その機能を持つＣＰＵは限定されるこ
とから、使用範囲が限られる。

【００１０】

【発明が解決しようとする課題】以上のように、従来考
えられていた方式では、トラブル発生の危険性が大きく
、また、構成が複雑になったり、汎用性が無いといった
各種の問題がある。本発明は、このような問題点に鑑み
てなされたもので、その目的とするところは、システム
上で安全にかつ容易に電気的書換えが可能であって、し
かも構成が簡単で汎用性のある不揮発性メモリ内蔵ＣＰ
Ｕを提供することにある。

【００１１】〔発明の構成〕

【００１２】

【課題を解決するための手段】本発明のメモリ内蔵ＣＰ
Ｕ装置は、ノーマルモードと書換えモードとを選択的に
設定するモード設定部と、モード設定部にノーマルモー
ドが設定されているときに動作するシステムプログラム
を格納し電気的に消去／書換え可能な第１の不揮発性メ
モリと、モード設定部に書換えモードが設定されている
ときに動作しシステムプログラムを書換える書換えプロ
グラムを格納する第２の不揮発性メモリとを備えている
。

【００１３】

【作用】本発明によれば、それぞれシステムプログラム
、書換えプログラム格納専用の第１、第２の不揮発メモ
リを設け、設定モードにより何れかのプログラムを実行
するようになっている。そのため、第２の不揮発性メモ
リに予め生産者側でプログラムを組込んでユーザに供給
することが可能となり、書換え用のプログラムをユーザ
が作ることによるミスやノイズが原因でシステムプログ
ラムを壊し、復帰不能等に陥る危険性は回避することが
できるとともに、ユーザは予めセットされている書換え
用プログラムのアルゴリズムに従いシステムプログラム
の構築に注力できる。また、第１、第２のメモリは別々
のモードで動作するため、メモリ別にメモリ制御部を設
ける必要はなく、簡単な構成で実現可能である。さらに
、ＣＰＵに既存の特別の機能を必要としないため、汎用
性がある。

【００１４】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明の一実施例に係るメモリ内
蔵ＣＰＵ装置の構成を示すものである。この図１におい
て、１は本発明のＣＰＵ装置を構成するシステムであり
、３はＣＰＵ本体である。このＣＰＵ３には中央演算処
理装置４とＮＶメモリ５，６と書換え制御回路７とＳＣ
Ｉ８と検知回路９とが設けられている。中央演算処理装
置４は、ＳＣＩ８を介して外部コントローラ２のデータ
出力端子に繋がれる。このコントローラ２は後述するよ
うにユーザが操作するためのコンソールが接続され、そ
の操作に従い各種のコマンドやデータを発生する。ＮＶ
メモリ５は、第１の不揮発性メモリを構成し、例えば、
Ｅ２　ＰＲＯＭやＦＬＡＳＨ　　ＲＯＭにより形成され
、システムプログラムを格納するものである。ＮＶメモ
リ６は、第２の不揮発性メモリを構成し、ＮＶメモリ５
のシステムプログラムを書換える書換えプログラムを格
納している。このＮＶメモリ６はＥ２　ＰＲＯＭやＦＬ
ＡＳＨ　　ＲＯＭ等の書換え可能なメモリであっても、
マスク化されたＭＲＯＭ等の書換え不能なメモリであっ
ても良い。書換え制御回路７はＮＶメモリ６からの書換
えプログラムの指示に従って動作し、ＮＶメモリ５内の
システムプログラムの消去／書換えを行う機能を有する
。

【００１５】検知回路９はコントローラ２からのモード
指示信号を検知しＣＰＵ３の動作モード検知信号を出力
するものである。すなわち、この検知回路９はコントロ
ーラ２の抵抗１１が繋がれた端子（以下、Ｐｒｏｇ端子
という。）のレベルが“Ｌ”のときはＮＶメモリ５のシ
ステムプログラムを実行するノーマルモード、Ｐｒｏｇ
端子のレベルが“Ｈ”のときは書換えモード検知信号を
中央演算処理装置４に出力する。すると、この中央演算
処理装置４は、各モードに対応した処理を行う。

【００１６】すなわち、ノーマルモードの際には、ＮＶ
メモリ５のシステムプログラムを実行すべく動作する。 図２は、そのときの状態を示すものであって、つまり、
システム１には何も繋がってない状態で、システム１が
外部とは独立して動作していることを意味している。

【００１７】そして、ユーザがシステムプログラムの書
換えを行う場合には、次のように動作する。この場合、
ユーザが、図３に示すように、パソコン等のコントロー
ラ２を繋ぎ、Ｐｒｏｇ端子を“Ｈ”にすると共にリセッ
トをかける。すると、ＣＰＵ３の中央塩山処理装置４は
それまでの処理を中止する。そして、Ｐｒｏｇ端子の“
Ｈ”状態が検知回路９により検知されて中央演算処理装
置４に書換えモード検知信号が入力されると、中央演算
処理装置４はＮＶメモリ６の書換えプログラムの実行を
開始する。

【００１８】まず、図４に示すように、ＣＰＵ３は、Ｓ
ＣＩ８を介してコントローラ２との通信を始める。ＣＰ
Ｕ３とコントローラ２との同期が取れると、ＣＰＵ３は
受信可能を意味するコード“５５”をコントローラ２へ
転送する。コントローラ２は、このコード“５５”を受
け。消去／書換えコマンド“ＡＡ”をＣＰＵ３に転送す
る。ＣＰＵ３の中央演算処理装置４は、そのコード“Ａ
Ａ”を受けたことをＮＶメモリ６の書換えプログラムに
知らせる。すると、この書換えプログラムのコマンドが
書換え制御回路７に一括消去を指示し、この書換え制御
回路７によりＮＶメモリ５の一括消去を行う。書換えプ
ログラムがＮＶメモリ５の全バイトの消去を確認すると
、その旨を中央演算処理装置４に知らせる。すると、中
央演算処理装置４が、図５に示すように、再度、コード
“５５”をコントローラ２へ送信する。

【００１９】コントローラ２は、そのコード“５５”を
受けると、図６に示すように、０番地のデータをＣＰＵ
３に転送する。ＣＰＵ３の中央演算処理装置４は、この
データを受けると、その旨を書換えプログラムに知らせ
る。すると、この書換えプログラムのコマンドが書換え
制御回路７に０番地への書込みを指示し、この書換え制
御回路７によりＮＶメモリ５の０番地への書込みを行う
。その書込み終了後、書換えプログラムはデータをベリ
ファイし、正しくなければ、ＮＧ（ｎｏ−ｇｏｏｄ）　
を意味するコード“００”をコントローラ２に転送する
。コントローラ２は、受信したデータが“００”であれ
ば、ＮＧであったことをコンソール１０のディスプレイ
に表示するなどしてユーザに知らせる。

【００２０】このとき、ユーザは、再度、０番地から送
信させることになるが、その前に、自己の作成したデー
タに誤りが無いか等のチェックを行うこともできる。Ｃ
ＰＵ３は、ＮＶメモリ５の書込み後のベリファイの結果
がＯＫであれば、再度、コード“５５”をコントローラ
２に送信する。コントローラ２は、このコード“５５”
を受信すると、次番地のデータを送信する。以下、全番
地の書込みが終了するまで、そのやり取りを繰返す。

【００２１】ＣＰＵ３は全番地の書込みが完了したこと
を認識すると、図７に示すようにコントローラ２へコー
ド“ＦＦ”を送信する。コントローラ２は、このコード
“ＦＦ”を受取ると、自分のデータを全て処理している
ことを確認し、Ｐｒｏｇ端子を“Ｌ”に設定し、ディス
プレイにＥＮＤ表示をするなどして処理を終了する。こ
れにより、ユーザは、図８に示すようにインタフェイス
１２からコントローラ２を外す。また、ＣＰＵ３はＰｒ
ｏｇ端子が“Ｌ”になったことにより、通常の動作に戻
る。

【００２２】以上本発明の一実施例について説明したが
、本発明はこれに限定されることはない。例えば、上記
実施例では、検知回路９は、モードを“Ｈ”、“Ｌ”の
レベルで判別するようになっているが、複数ピンのレベ
ル状態で検知することやＰｒｏｇ端子を高電圧検知回路
とし、Ｖｃｃ＋αがかかった時に書換えモードとするな
どが考えられる。なお、このようなモード設定部はノー
マルモード及び書換えモードの２種のモードの他にも各
種モードを設定する機能を持つものであっても差支えな
いものである。また、ＮＶメモリ５は一括消去としたが
、ブロック消去、バイトＥ２　ＰＲＯＭなどであっても
アルゴリズムを変えることで実現可能である。さらに、
外部コントローラとのインタフェイスをＳＣＩとしたが
、パラレルのデータバスやポートを使うことも考えられ
る。

【００２３】

【発明の効果】以上説明したように本発明によれば、そ
れぞれシステムプログラム、書換えプログラム格納専用
の第１、第２の不揮発メモリを設け、設定モードにより
何れかのプログラムを実行するようになっている。その
ため、第２の不揮発性メモリに予め生産者側でプログラ
ムを組込んでユーザに供給することが可能となり、書換
え用のプログラムをユーザが作ることによるミスやノイ
ズが原因でシステムプログラムを壊し、復帰不能等に陥
る危険性は回避することができるとともに、ユーザは予
めセットされている書換え用プログラムのアルゴリズム
に従いシステムプログラムの構築に注力できる。

【００２４】また、第１、第２のメモリは別々のモード
で動作するため、メモリ別にメモリ制御部を設ける必要
はなく、簡単な構成で実現可能である。

【００２５】さらに、ＣＰＵに既存の特別の機能を必要
としないため、汎用性がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＣＰＵ装置のブロック
図。

【図２】図１に示す装置がノーマルモードで動作する時
のシステムの形態を図解するブロック図。

【図３】図１に示す装置が書換えモードで動作する直前
の状態であってユーザが外部コントローラを繋いだ段階
のシステム形態を図解するブロック図。

【図４】図１に示す装置が書換えモードで動作するとき
の外部コントローラとの通信開始時のシステム形態を図
解するブロック図。

【図５】図１に示す装置が書換えモードで動作するとき
であってシステムプログラムを一括消去する時のシステ
ム形態を図解するブロック図。

【図６】図１に示す装置が書換えモードで動作するとき
であってシステムプログラムを書換える時のシステム形
態を図解するブロック図。

【図７】図１に示す装置が書換えモードで動作するとき
であって全バイト分のシステムプログラムの書換えを終
了した時のシステム形態を図解するブロック図。

【図８】図１に示す装置が書換えモードの動作からノー
マルモードの動作へ戻る時のシステム形態を図解するブ
ロック図。

【図９】従来のＣＰＵ装置でシステム用プログラムの一
部に書換え用のプログラムを一緒に格納しておく場合の
システム構成を示すブロック図。

【図１０】従来のＣＰＵ装置で不揮発メモリをブロック
分けする場合のシステム構成を示すブロック図。

【図１１】従来のＣＰＵ装置でブートストラップ機能を
持つ場合のシステム構成を示すブロック図。

【符号の説明】

３　　ＣＰＵ ４　　中央演算処理装置 ５　　ＮＶメモリ（第１の不揮発性メモリ）６　　ＮＶ
メモリ（第２の不揮発性メモリ）７　　書換え制御回路 ８　　ＳＣＩ ９　　モード検知回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】ノーマルモードと書換えモードとを選択的
   に設定するモード設定部と、前記ノーマルモードが設定
   されているときに動作するシステムプログラムを格納し
   電気的に消去／書換え可能な第１の不揮発性メモリと、
   前記書換えモードが設定されているときに動作し前記シ
   ステムプログラムを書換える書換えプログラムを格納す
   る第２の不揮発性メモリと、を備えているメモリ内蔵Ｃ
   ＰＵ装置。