JP2003271420A - 電子制御装置 - Google Patents
電子制御装置Info
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- JP2003271420A JP2003271420A JP2002073618A JP2002073618A JP2003271420A JP 2003271420 A JP2003271420 A JP 2003271420A JP 2002073618 A JP2002073618 A JP 2002073618A JP 2002073618 A JP2002073618 A JP 2002073618A JP 2003271420 A JP2003271420 A JP 2003271420A
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Abstract
(57)【要約】
【課題】 新たに回路を付加することなく通常制御に必
要な回路構成を利用して不揮発性メモリのデータの書き
換えを容易に行うことができる電子制御装置を提供す
る。 【解決手段】 被制御装置を制御するための第１のＣＰ
Ｕ２と、この演算処理部の演算処理手順を記憶したフラ
ッシュＲＯＭ３と、第１のＣＰＵ２の動作を監視する第
２のＣＰＵ４とを備える。第１のＣＰＵ２と第２のＣＰ
Ｕ４との情報通信によって前記第２のＣＰＵ４は前記第
１のＣＰＵ２の動作を監視する。
要な回路構成を利用して不揮発性メモリのデータの書き
換えを容易に行うことができる電子制御装置を提供す
る。 【解決手段】 被制御装置を制御するための第１のＣＰ
Ｕ２と、この演算処理部の演算処理手順を記憶したフラ
ッシュＲＯＭ３と、第１のＣＰＵ２の動作を監視する第
２のＣＰＵ４とを備える。第１のＣＰＵ２と第２のＣＰ
Ｕ４との情報通信によって前記第２のＣＰＵ４は前記第
１のＣＰＵ２の動作を監視する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のＣＰＵ（演
算処理部）を有し、複数のＣＰＵのうち少なくとも１つ
は記憶データの消去および書込み（記憶データの書き換
え）が可能なフラッシュＲＯＭ（不揮発性メモリ）を有
する電子制御装置において、外部からこの電子制御装置
に接続可能なデータ書換装置を用いて不揮発性メモリの
内容を書き換えることが可能な電子制御装置に関する。
算処理部）を有し、複数のＣＰＵのうち少なくとも１つ
は記憶データの消去および書込み（記憶データの書き換
え）が可能なフラッシュＲＯＭ（不揮発性メモリ）を有
する電子制御装置において、外部からこの電子制御装置
に接続可能なデータ書換装置を用いて不揮発性メモリの
内容を書き換えることが可能な電子制御装置に関する。
【０００２】
【従来の技術】複数のＣＰＵを有し、これらの複数のＣ
ＰＵのうち少なくとも１つは記憶データの書き換えが可
能なフラッシュＲＯＭを有する電子制御装置として、例
えば、各センサーからの情報を元に、エンジンの燃料噴
射量や噴射時間の決定を行うなど、エンジン制御を行う
ための電子制御装置などがあり、１般的にこのような電
子制御装置は、主な制御を行うメインＣＰＵと、データ
の読み込み処理やメインＣＰＵが故障した場合などにメ
インＣＰＵの代わりに制御を行うサブＣＰＵとを有して
いる。これら複数のＣＰＵは監視回路によって動作異常
の有無を監視されており、動作の異常が認められるとメ
インＣＰＵとサブＣＰＵとを切換えて制御させたり、Ｃ
ＰＵへリセット信号を送ってＣＰＵの再起動を行うよう
にしている。
ＰＵのうち少なくとも１つは記憶データの書き換えが可
能なフラッシュＲＯＭを有する電子制御装置として、例
えば、各センサーからの情報を元に、エンジンの燃料噴
射量や噴射時間の決定を行うなど、エンジン制御を行う
ための電子制御装置などがあり、１般的にこのような電
子制御装置は、主な制御を行うメインＣＰＵと、データ
の読み込み処理やメインＣＰＵが故障した場合などにメ
インＣＰＵの代わりに制御を行うサブＣＰＵとを有して
いる。これら複数のＣＰＵは監視回路によって動作異常
の有無を監視されており、動作の異常が認められるとメ
インＣＰＵとサブＣＰＵとを切換えて制御させたり、Ｃ
ＰＵへリセット信号を送ってＣＰＵの再起動を行うよう
にしている。
【０００３】このような、フラッシュＲＯＭを有するＣ
ＰＵを使用し、このＣＰＵの動作を監視する監視回路が
ある従来の電子制御装置において、フラッシュＲＯＭの
データ書換えの際に、監視回路の動作によってＣＰＵが
リセットされないように、監視回路にＣＰＵが正常に動
作していると判断させるような疑似モニター信号を外部
装置を用いて入力し、リセット信号を出力しないように
制御する技術（特許第２８９１０６３号公報）や、書き
換えを行なっている間、通常動作時のモニター信号と同
様の信号を出力する制御プログラムをあらかじめ有し、
書き換え前にその領域以外にそのプログラムを転送しプ
ログラムを実行する技術（特開平１０−８９１４２号公
報）が知られている。
ＰＵを使用し、このＣＰＵの動作を監視する監視回路が
ある従来の電子制御装置において、フラッシュＲＯＭの
データ書換えの際に、監視回路の動作によってＣＰＵが
リセットされないように、監視回路にＣＰＵが正常に動
作していると判断させるような疑似モニター信号を外部
装置を用いて入力し、リセット信号を出力しないように
制御する技術（特許第２８９１０６３号公報）や、書き
換えを行なっている間、通常動作時のモニター信号と同
様の信号を出力する制御プログラムをあらかじめ有し、
書き換え前にその領域以外にそのプログラムを転送しプ
ログラムを実行する技術（特開平１０−８９１４２号公
報）が知られている。
【０００４】
【発明が解決しようとする課題】しかしながら従来の技
術においては、フラッシュＲＯＭのデータの書き換えの
最中に、監視回路に対して監視されているＣＰＵが正常
に動作していることを示すモニター信号の代替信号を入
力する必要があるため、代替信号を発生させるための装
置やＣＰＵ周辺回路などデータの書換えをするためだけ
に必要な回路を付加させなければならず、装置の小型化
を妨げたりコストが上がるなどの問題があった。
術においては、フラッシュＲＯＭのデータの書き換えの
最中に、監視回路に対して監視されているＣＰＵが正常
に動作していることを示すモニター信号の代替信号を入
力する必要があるため、代替信号を発生させるための装
置やＣＰＵ周辺回路などデータの書換えをするためだけ
に必要な回路を付加させなければならず、装置の小型化
を妨げたりコストが上がるなどの問題があった。
【０００５】また、フラッシュＲＯＭのデータ書換え終
了後、ＣＰＵを通常制御状態に戻すためには、電子制御
装置の電源を落として再度電源を入れるか、もしくは外
部装置等を用いて強制的にＣＰＵにリセット信号を入力
することにより通常制御状態に戻しているため、大量の
電子制御装置に対してデータ書換作業を行う場合、作業
効率が悪くなるなどの問題があった。
了後、ＣＰＵを通常制御状態に戻すためには、電子制御
装置の電源を落として再度電源を入れるか、もしくは外
部装置等を用いて強制的にＣＰＵにリセット信号を入力
することにより通常制御状態に戻しているため、大量の
電子制御装置に対してデータ書換作業を行う場合、作業
効率が悪くなるなどの問題があった。
【０００６】本発明は、従来の問題を解決するためにな
されたもので、外部装置によるフラッシュＲＯＭのデー
タの書き換え動作を行う際に、新たに回路を付加するこ
となく通常制御に必要な回路構成を利用することで、フ
ラッシュＲＯＭのデータの書き換え及び電子制御装置を
再スタートさせることを容易に行うことができる電子制
御装置を提供することを目的とする。
されたもので、外部装置によるフラッシュＲＯＭのデー
タの書き換え動作を行う際に、新たに回路を付加するこ
となく通常制御に必要な回路構成を利用することで、フ
ラッシュＲＯＭのデータの書き換え及び電子制御装置を
再スタートさせることを容易に行うことができる電子制
御装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の電子制御装置は、制御装置の制御演算を行
うための演算処理情報を記憶し前記記憶した情報を書き
換えることが可能な不揮発性メモリと、前記不揮発性メ
モリが記憶した前記演算処理情報に従って演算処理を行
う第１の演算処理部と、前記第１の演算処理部と情報通
信し前記第１の演算処理部の動作を監視する第２の演算
処理部とを有し、前記第１の演算処理部からの情報通信
によって前記第２の演算処理部が前記第１の演算処理部
の動作を監視する監視動作の要否を判断するものであ
る。
に、本発明の電子制御装置は、制御装置の制御演算を行
うための演算処理情報を記憶し前記記憶した情報を書き
換えることが可能な不揮発性メモリと、前記不揮発性メ
モリが記憶した前記演算処理情報に従って演算処理を行
う第１の演算処理部と、前記第１の演算処理部と情報通
信し前記第１の演算処理部の動作を監視する第２の演算
処理部とを有し、前記第１の演算処理部からの情報通信
によって前記第２の演算処理部が前記第１の演算処理部
の動作を監視する監視動作の要否を判断するものであ
る。
【０００８】この構成により、不揮発性メモリを有する
第１の演算処理部がデータ書換装置を用いて不揮発性メ
モリのデータの書き換えを行う際に、データ書換装置に
不揮発性メモリのデータの書き換え以外の機能を付加し
たり、電子制御装置の演算処理部周辺回路構成として、
データ書換装置を用いた不揮発性メモリのデータの書き
換えを想定した新たな回路構成を付加することなしに、
容易に、データ書換装置による不揮発性メモリのデータ
の書き換えが可能となる。
第１の演算処理部がデータ書換装置を用いて不揮発性メ
モリのデータの書き換えを行う際に、データ書換装置に
不揮発性メモリのデータの書き換え以外の機能を付加し
たり、電子制御装置の演算処理部周辺回路構成として、
データ書換装置を用いた不揮発性メモリのデータの書き
換えを想定した新たな回路構成を付加することなしに、
容易に、データ書換装置による不揮発性メモリのデータ
の書き換えが可能となる。
【０００９】また、本発明の電子制御装置は、前記不揮
発性メモリの記憶情報を書き換え可能で前記第１の演算
処理部および前記第２の演算処理部と接続され得るデー
タ書換装置から出力された信号を判別することにより前
記第２の演算処理部が前記第１の演算処理部の監視動作
を開始するものである。
発性メモリの記憶情報を書き換え可能で前記第１の演算
処理部および前記第２の演算処理部と接続され得るデー
タ書換装置から出力された信号を判別することにより前
記第２の演算処理部が前記第１の演算処理部の監視動作
を開始するものである。
【００１０】この構成により、通常制御に必要な回路構
成のみで不揮発性メモリのデータの書き換え後に電子制
御装置の通常制御動作を再始動することが可能となる。
成のみで不揮発性メモリのデータの書き換え後に電子制
御装置の通常制御動作を再始動することが可能となる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
て、図面を用いて説明する。
【００１２】本発明の第１の実施の形態の電子制御装置
を図１に示す。図１において、被制御装置の制御を行う
ための演算処理を行う第１のＣＰＵ（第１の演算処理
部）２には、演算処理の処理手順を示すプログラムおよ
びデータ等の情報を記憶しこの記憶情報を書き換えるこ
とが可能なフラッシュＲＯＭ３（不揮発性メモリ）が内
蔵されている。そして、第１のＣＰＵ２と第１のＣＰＵ
２の動作の監視を行う第２のＣＰＵ（第２の演算処理
部）４とがシリアル通信が可能な内部通信インターフェ
イス部５で接続されており、さらに第１のＣＰＵ２をリ
セットするためのリセット信号を第２のＣＰＵ４が出力
するため、第２のＣＰＵ４と第１のＣＰＵ２とはリセッ
ト信号線６で接続されている。
を図１に示す。図１において、被制御装置の制御を行う
ための演算処理を行う第１のＣＰＵ（第１の演算処理
部）２には、演算処理の処理手順を示すプログラムおよ
びデータ等の情報を記憶しこの記憶情報を書き換えるこ
とが可能なフラッシュＲＯＭ３（不揮発性メモリ）が内
蔵されている。そして、第１のＣＰＵ２と第１のＣＰＵ
２の動作の監視を行う第２のＣＰＵ（第２の演算処理
部）４とがシリアル通信が可能な内部通信インターフェ
イス部５で接続されており、さらに第１のＣＰＵ２をリ
セットするためのリセット信号を第２のＣＰＵ４が出力
するため、第２のＣＰＵ４と第１のＣＰＵ２とはリセッ
ト信号線６で接続されている。
【００１３】ここで第２のＣＰＵ４は、本発明の電子制
御装置に接続可能な各種センサ（図示せず）からのデー
タの読込み処理を行うＣＰＵ、あるいは第１のＣＰＵ２
が故障した場合などに第１のＣＰＵ２の代わりに制御を
行うＣＰＵ、あるいは第１のＣＰＵ２が制御している被
制御装置以外の他の被制御装置を制御しているＣＰＵな
どに監視機能を持たせているものである。さらに、フラ
ッシュＲＯＭ３に記憶されたデータの書き換えを行うた
めのコマンド等のデータを出力するデータ書換装置７が
外部通信インターフェイス部８を経由して第１のＣＰＵ
２と接続可能となっており、データ書換装置７がフラッ
シュＲＯＭ３のデータ書き換え処理を第１のＣＰＵ２に
要求するためのデータ書き換え要求信号をデータ書換装
置７から第１のＣＰＵ２および第２のＣＰＵ４へ出力で
きるようにデータ書換装置７と第１のＣＰＵ２と第２の
ＣＰＵ４とが互いに要求信号線９によって接続されてい
る。また、データ書換装置７は電子制御装置１と図示し
ていない複数の他の電子制御装置とに対してデータ書換
えを行うことが可能である。データ書換装置７と複数の
電子制御装置と各ＣＰＵとを接続している書換え要求信
号線９および外部通信インターフェイス部８は複数の電
子制御装置で共有しているので、書換え要求信号を出力
した後に、複数のフラッシュＲＯＭのうちデータ書き換
えの対象である所望のフラッシュＲＯＭを内蔵している
ＣＰＵを識別するコードデータをデータ書換え装置が出
力し、外部通信インターフェイス部８を経由して各ＣＰ
Ｕに入力されるように構成されている。
御装置に接続可能な各種センサ（図示せず）からのデー
タの読込み処理を行うＣＰＵ、あるいは第１のＣＰＵ２
が故障した場合などに第１のＣＰＵ２の代わりに制御を
行うＣＰＵ、あるいは第１のＣＰＵ２が制御している被
制御装置以外の他の被制御装置を制御しているＣＰＵな
どに監視機能を持たせているものである。さらに、フラ
ッシュＲＯＭ３に記憶されたデータの書き換えを行うた
めのコマンド等のデータを出力するデータ書換装置７が
外部通信インターフェイス部８を経由して第１のＣＰＵ
２と接続可能となっており、データ書換装置７がフラッ
シュＲＯＭ３のデータ書き換え処理を第１のＣＰＵ２に
要求するためのデータ書き換え要求信号をデータ書換装
置７から第１のＣＰＵ２および第２のＣＰＵ４へ出力で
きるようにデータ書換装置７と第１のＣＰＵ２と第２の
ＣＰＵ４とが互いに要求信号線９によって接続されてい
る。また、データ書換装置７は電子制御装置１と図示し
ていない複数の他の電子制御装置とに対してデータ書換
えを行うことが可能である。データ書換装置７と複数の
電子制御装置と各ＣＰＵとを接続している書換え要求信
号線９および外部通信インターフェイス部８は複数の電
子制御装置で共有しているので、書換え要求信号を出力
した後に、複数のフラッシュＲＯＭのうちデータ書き換
えの対象である所望のフラッシュＲＯＭを内蔵している
ＣＰＵを識別するコードデータをデータ書換え装置が出
力し、外部通信インターフェイス部８を経由して各ＣＰ
Ｕに入力されるように構成されている。
【００１４】以上のように構成された電子制御装置１に
ついて、図２を用いてその動作を説明する。
ついて、図２を用いてその動作を説明する。
【００１５】まず、フラッシュＲＯＭ３のデータを書き
換える際に、データ書換装置７から書換え要求信号線９
を通じて第１のＣＰＵ２および第２のＣＰＵ４へ書換え
要求信号を出力する（Ｓ１）。第１のＣＰＵ２および第
２のＣＰＵ４が書換え要求信号を受信後、データ書換装
置７から外部通信インターフェイス部８を経由して入力
されたコードデータのコードが第１のＣＰＵ２特有のコ
ードと１致するか第１のＣＰＵ２が判定し（Ｓ２）、１
致しない場合はデータ書換え処理を行わずに通常動作処
理へ移行する（Ｓ３）。Ｓ２においてデータ書換装置か
ら外部通信インターフェイス部８を経由して入力された
コードデータのコードが第１のＣＰＵ２特有のコードと
１致した場合、その電子制御装置１では、次に第１のＣ
ＰＵ２から第２のＣＰＵ４へ内部通信インターフェイス
部５を通じて第２のＣＰＵ４が第１のＣＰＵ２を監視す
る監視機能の停止を要求する要求処理を実行する（Ｓ
４）。すると第２のＣＰＵ４では第１のＣＰＵ２の監視
動作を停止する（Ｓ５）。このように第２のＣＰＵ４に
おける第１のＣＰＵ２の監視機能を停止した後は、デー
タ書換装置７から外部通信インターフェイス部８を経由
して第１のＣＰＵ２に対してフラッシュＲＯＭ３のデー
タの書き換え処理を実行する各種コマンドおよびフラッ
シュＲＯＭ３に書き込むデータを出力し、第１のＣＰＵ
２はそのコマンドおよびデータによってフラッシュＲＯ
Ｍ３のデータを書き換える（Ｓ６）。なおこのフラッシ
ュＲＯＭ３のデータの書き換えが終了するまで、第２の
ＣＰＵ４による第１のＣＰＵ２への監視機能は停止状態
を継続する（Ｓ７）。そしてフラッシュＲＯＭ３のデー
タの書き換えが完了すると、データ書換装置７は書換え
要求信号を解除する。これを判定して第２のＣＰＵ４が
第１のＣＰＵ２に対する監視機能の動作を開始する。こ
こで、第１のＣＰＵ２はフラッシュＲＯＭ３のデータが
書き換えられたので通常動作を行えない状態である。し
たがって第２のＣＰＵ４は第１のＣＰＵ２が異常である
と判定して第１のＣＰＵ２へリセット信号を出力し、こ
のリセット信号によって第１のＣＰＵ２はリセットスタ
ート（再起動）が行われ、その後、新たにフラッシュＲ
ＯＭ３に書き込まれたデータにしたがって通常動作が開
始される。
換える際に、データ書換装置７から書換え要求信号線９
を通じて第１のＣＰＵ２および第２のＣＰＵ４へ書換え
要求信号を出力する（Ｓ１）。第１のＣＰＵ２および第
２のＣＰＵ４が書換え要求信号を受信後、データ書換装
置７から外部通信インターフェイス部８を経由して入力
されたコードデータのコードが第１のＣＰＵ２特有のコ
ードと１致するか第１のＣＰＵ２が判定し（Ｓ２）、１
致しない場合はデータ書換え処理を行わずに通常動作処
理へ移行する（Ｓ３）。Ｓ２においてデータ書換装置か
ら外部通信インターフェイス部８を経由して入力された
コードデータのコードが第１のＣＰＵ２特有のコードと
１致した場合、その電子制御装置１では、次に第１のＣ
ＰＵ２から第２のＣＰＵ４へ内部通信インターフェイス
部５を通じて第２のＣＰＵ４が第１のＣＰＵ２を監視す
る監視機能の停止を要求する要求処理を実行する（Ｓ
４）。すると第２のＣＰＵ４では第１のＣＰＵ２の監視
動作を停止する（Ｓ５）。このように第２のＣＰＵ４に
おける第１のＣＰＵ２の監視機能を停止した後は、デー
タ書換装置７から外部通信インターフェイス部８を経由
して第１のＣＰＵ２に対してフラッシュＲＯＭ３のデー
タの書き換え処理を実行する各種コマンドおよびフラッ
シュＲＯＭ３に書き込むデータを出力し、第１のＣＰＵ
２はそのコマンドおよびデータによってフラッシュＲＯ
Ｍ３のデータを書き換える（Ｓ６）。なおこのフラッシ
ュＲＯＭ３のデータの書き換えが終了するまで、第２の
ＣＰＵ４による第１のＣＰＵ２への監視機能は停止状態
を継続する（Ｓ７）。そしてフラッシュＲＯＭ３のデー
タの書き換えが完了すると、データ書換装置７は書換え
要求信号を解除する。これを判定して第２のＣＰＵ４が
第１のＣＰＵ２に対する監視機能の動作を開始する。こ
こで、第１のＣＰＵ２はフラッシュＲＯＭ３のデータが
書き換えられたので通常動作を行えない状態である。し
たがって第２のＣＰＵ４は第１のＣＰＵ２が異常である
と判定して第１のＣＰＵ２へリセット信号を出力し、こ
のリセット信号によって第１のＣＰＵ２はリセットスタ
ート（再起動）が行われ、その後、新たにフラッシュＲ
ＯＭ３に書き込まれたデータにしたがって通常動作が開
始される。
【００１６】このように本発明の第１の実施の形態の電
子制御装置１は、フラッシュＲＯＭ３のデータの書き換
え時には監視動作を停止させることができるので、デー
タを書き換えるためだけの回路を付加することなく容易
にデータの書き換えをすることが可能となり、また、書
き換え終了後には監視機能を開始してフラッシュＲＯＭ
３のデータの書き換えが完了している第１のＣＰＵ２を
リセットし、再起動させるようにしているので、データ
書換え後に電子制御装置１の電源をオフにしたり、外部
装置を用いて第１のＣＰＵ２へ強制リセット信号の入力
を必要とせずに簡単に電子制御装置１をリセットさせる
ことができる。
子制御装置１は、フラッシュＲＯＭ３のデータの書き換
え時には監視動作を停止させることができるので、デー
タを書き換えるためだけの回路を付加することなく容易
にデータの書き換えをすることが可能となり、また、書
き換え終了後には監視機能を開始してフラッシュＲＯＭ
３のデータの書き換えが完了している第１のＣＰＵ２を
リセットし、再起動させるようにしているので、データ
書換え後に電子制御装置１の電源をオフにしたり、外部
装置を用いて第１のＣＰＵ２へ強制リセット信号の入力
を必要とせずに簡単に電子制御装置１をリセットさせる
ことができる。
【００１７】なお本発明の上記実施の形態では、第２の
ＣＰＵ４から第１のＣＰＵ２をリセットするものについ
て説明したが、第１のＣＰＵ２から第２のＣＰＵ４を同
様の手順でリセットするように制御したり、第１のＣＰ
Ｕ２と第２のＣＰＵ４とが相互に動作の監視を行うよう
にしたりすることも可能であり、また、例えば第１のＣ
ＰＵ２が有している不揮発性メモリのデータの書き換え
動作を行っている間は、第１のＣＰＵ２が通常制御動作
を行うことができないので、この間は第２のＣＰＵ４が
第１のＣＰＵ２に代わって通常制御動作を行うようにす
ることも可能である。
ＣＰＵ４から第１のＣＰＵ２をリセットするものについ
て説明したが、第１のＣＰＵ２から第２のＣＰＵ４を同
様の手順でリセットするように制御したり、第１のＣＰ
Ｕ２と第２のＣＰＵ４とが相互に動作の監視を行うよう
にしたりすることも可能であり、また、例えば第１のＣ
ＰＵ２が有している不揮発性メモリのデータの書き換え
動作を行っている間は、第１のＣＰＵ２が通常制御動作
を行うことができないので、この間は第２のＣＰＵ４が
第１のＣＰＵ２に代わって通常制御動作を行うようにす
ることも可能である。
【００１８】
【発明の効果】以上のように、本発明によれば、データ
書換装置による不揮発性メモリのデータの消去、書き込
みを行う際に、これを想定した消去、書き込み作業を行
うためだけに必要な周辺回路を必要とせず、通常制御に
必要な回路を利用することで、不揮発性メモリのデータ
の消去、書き込みが容易にでき、装置の小型化が可能な
電子制御装置を提供することが可能である。
書換装置による不揮発性メモリのデータの消去、書き込
みを行う際に、これを想定した消去、書き込み作業を行
うためだけに必要な周辺回路を必要とせず、通常制御に
必要な回路を利用することで、不揮発性メモリのデータ
の消去、書き込みが容易にでき、装置の小型化が可能な
電子制御装置を提供することが可能である。
【図１】本発明の第１の実施の形態における電子制御装
置のブロック図
置のブロック図
【図２】本発明の第１の実施の形態における電子制御装
置の動作説明のためのフロー図
置の動作説明のためのフロー図
１ 電子制御装置
２ 第１のＣＰＵ（第１の演算処理部）
３ フラッシュＲＯＭ（不揮発性メモリ）
４ 第２のＣＰＵ（第２の演算処理部）
５ 内部通信インターフェイス部
６ リセット信号線
７ データ書換装置
８ 外部通信インターフェイス部
９ データ書換え要求信号線
Claims (2)
- 【請求項１】 被制御装置の制御演算を行うための演算
処理情報を記憶し前記記憶した情報を書き換えることが
可能な不揮発性メモリと、前記不揮発性メモリが記憶し
た前記演算処理情報に従って演算処理を行う第１の演算
処理部と、前記第１の演算処理部と情報通信し前記第１
の演算処理部の動作を監視する第２の演算処理部とを有
し、前記第１の演算処理部からの情報通信によって前記
第２の演算処理部が前記第１の演算処理部の動作を監視
する監視動作の要否を判断する電子制御装置。 - 【請求項２】 前記不揮発性メモリの記憶情報を書き換
え可能で前記第１の演算処理部および前記第２の演算処
理部と接続され得るデータ書換装置から出力された信号
を判別することにより、前記第２の演算処理部が前記第
１の演算処理部の監視動作を開始する請求項１記載の電
子制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002073618A JP2003271420A (ja) | 2002-03-18 | 2002-03-18 | 電子制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002073618A JP2003271420A (ja) | 2002-03-18 | 2002-03-18 | 電子制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003271420A true JP2003271420A (ja) | 2003-09-26 |
Family
ID=29203236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002073618A Withdrawn JP2003271420A (ja) | 2002-03-18 | 2002-03-18 | 電子制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003271420A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007092621A (ja) * | 2005-09-28 | 2007-04-12 | Aisin Seiki Co Ltd | 電子制御装置 |
| JP2010170304A (ja) * | 2009-01-22 | 2010-08-05 | Fujitsu Ten Ltd | 管理装置 |
| JP2012006547A (ja) * | 2010-06-28 | 2012-01-12 | Toyota Motor Corp | 電子制御装置 |
| JP2012113464A (ja) * | 2010-11-24 | 2012-06-14 | Nidec Sankyo Corp | 電子機器装置 |
| JP5163807B2 (ja) * | 2010-03-18 | 2013-03-13 | トヨタ自動車株式会社 | マイコン相互監視システム及びマイコン相互監視方法 |
| JP2013069005A (ja) * | 2011-09-21 | 2013-04-18 | Hitachi Automotive Systems Ltd | 自動車用電子制御装置 |
| CN112114842A (zh) * | 2019-06-19 | 2020-12-22 | 佳能株式会社 | 信息处理装置及其控制方法和储存介质 |
-
2002
- 2002-03-18 JP JP2002073618A patent/JP2003271420A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007092621A (ja) * | 2005-09-28 | 2007-04-12 | Aisin Seiki Co Ltd | 電子制御装置 |
| JP2010170304A (ja) * | 2009-01-22 | 2010-08-05 | Fujitsu Ten Ltd | 管理装置 |
| JP5163807B2 (ja) * | 2010-03-18 | 2013-03-13 | トヨタ自動車株式会社 | マイコン相互監視システム及びマイコン相互監視方法 |
| JP2012006547A (ja) * | 2010-06-28 | 2012-01-12 | Toyota Motor Corp | 電子制御装置 |
| JP2012113464A (ja) * | 2010-11-24 | 2012-06-14 | Nidec Sankyo Corp | 電子機器装置 |
| JP2013069005A (ja) * | 2011-09-21 | 2013-04-18 | Hitachi Automotive Systems Ltd | 自動車用電子制御装置 |
| CN112114842A (zh) * | 2019-06-19 | 2020-12-22 | 佳能株式会社 | 信息处理装置及其控制方法和储存介质 |
| JP2021002081A (ja) * | 2019-06-19 | 2021-01-07 | キヤノン株式会社 | 情報処理装置、その制御方法、及びプログラム |
| US11669609B2 (en) | 2019-06-19 | 2023-06-06 | Canon Kabushiki Kaisha | Information processing apparatus, control method of the same, and storage medium |
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