JPH06139063A - ファームウェア書き換え方式 - Google Patents
ファームウェア書き換え方式Info
- Publication number
- JPH06139063A JPH06139063A JP28565792A JP28565792A JPH06139063A JP H06139063 A JPH06139063 A JP H06139063A JP 28565792 A JP28565792 A JP 28565792A JP 28565792 A JP28565792 A JP 28565792A JP H06139063 A JPH06139063 A JP H06139063A
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- rewrite
- reset
- rewriting
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】 （修正有）
【目的】フラッシュメモリを使用し、ファームウェアの
書き換えを効率的に行う。 【構成】マイクロプロセッサに搭載されたハードウェア
組み込み用ソフトウェアであるファームウェアを書き換
えるために、オンラインプログラムを格納し電源断時に
も内容が保持されるフラッシュメモリ２６、フラッシュ
メモリ２６を書き換えるためのプログラムを格納するＥ
ＰＲＯＭ２５、フラッシュメモリ２６への書き換えデー
タの転送装置１０、前記書き換えデータの転送データを
格納する書き換えデータ格納回路２３、フラッシュメモ
リ書き換えを行なわないリセット信号とフラッシュメモ
リ書き換えリセット信号とを切り換えて発生するリセッ
ト発生装置３０、前記リセット発生装置のいずれかの信
号を出力する論理和回路２１、フラッシュメモリ書き換
えリセット要因を保持する回路２４、並びにマイクロプ
ロセッサバス２７とを備えている。
書き換えを効率的に行う。 【構成】マイクロプロセッサに搭載されたハードウェア
組み込み用ソフトウェアであるファームウェアを書き換
えるために、オンラインプログラムを格納し電源断時に
も内容が保持されるフラッシュメモリ２６、フラッシュ
メモリ２６を書き換えるためのプログラムを格納するＥ
ＰＲＯＭ２５、フラッシュメモリ２６への書き換えデー
タの転送装置１０、前記書き換えデータの転送データを
格納する書き換えデータ格納回路２３、フラッシュメモ
リ書き換えを行なわないリセット信号とフラッシュメモ
リ書き換えリセット信号とを切り換えて発生するリセッ
ト発生装置３０、前記リセット発生装置のいずれかの信
号を出力する論理和回路２１、フラッシュメモリ書き換
えリセット要因を保持する回路２４、並びにマイクロプ
ロセッサバス２７とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はファームウェア書き換え
方式に関し、特にフラッシュメモリに書き込まれたファ
ームウェアを書き換えるためのファームウェア書き換え
方式に関する。
方式に関し、特にフラッシュメモリに書き込まれたファ
ームウェアを書き換えるためのファームウェア書き換え
方式に関する。
【０００２】
【従来の技術】従来、ファームウェアは、紫外線を照射
して内容を消去するＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａ
ｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）に全て書き込まれている。このファー
ムウェアの機能追加を行うために更新する場合には、装
置に直接紫外線を照射することはできないので、ＥＰＲ
ＯＭの物理的な交換作業が必要であった。
して内容を消去するＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａ
ｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）に全て書き込まれている。このファー
ムウェアの機能追加を行うために更新する場合には、装
置に直接紫外線を照射することはできないので、ＥＰＲ
ＯＭの物理的な交換作業が必要であった。
【０００３】
【発明が解決しようとする課題】上述した従来のファー
ムウェア書き換え方式は、ＥＰＲＯＭの物理的な交換作
業が必要であることから、取り換えに莫大な人件費を必
要とする欠点があった。
ムウェア書き換え方式は、ＥＰＲＯＭの物理的な交換作
業が必要であることから、取り換えに莫大な人件費を必
要とする欠点があった。
【０００４】
【課題を解決するための手段】本発明のファームウェア
書き換え方式は、マイクロプロセッサに搭載されたハー
ドウェア組み込み用ソフトウェアであるファームウェア
を書き換えるために、オンラインプログラムを格納し電
源断時にも内容が保持され、特定のピンに一定の電圧を
加圧すると消去・書き込みが可能なフラッシュメモリ
と、前記フラッシュメモリを書き換えるためのプログラ
ムを格納するＥＰＲＯＭと、前記フラッシュメモリへの
書き換えデータの転送装置と、前記書き換えデータの転
送データを格納する書き換えデータ格納回路と、フラッ
シュメモリの書き換えを行なわないリセット信号とフラ
ッシュメモリ書き換えリセット信号とを切り換えて発生
するリセット発生装置と、前記リセット発生装置のいず
れかの信号を出力する論理回路と、フラッシュメモリ書
き換えリセット要因を保持する回路と、マイクロプロセ
ッサバスとを備えている。
書き換え方式は、マイクロプロセッサに搭載されたハー
ドウェア組み込み用ソフトウェアであるファームウェア
を書き換えるために、オンラインプログラムを格納し電
源断時にも内容が保持され、特定のピンに一定の電圧を
加圧すると消去・書き込みが可能なフラッシュメモリ
と、前記フラッシュメモリを書き換えるためのプログラ
ムを格納するＥＰＲＯＭと、前記フラッシュメモリへの
書き換えデータの転送装置と、前記書き換えデータの転
送データを格納する書き換えデータ格納回路と、フラッ
シュメモリの書き換えを行なわないリセット信号とフラ
ッシュメモリ書き換えリセット信号とを切り換えて発生
するリセット発生装置と、前記リセット発生装置のいず
れかの信号を出力する論理回路と、フラッシュメモリ書
き換えリセット要因を保持する回路と、マイクロプロセ
ッサバスとを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は、本発明の一実施例の構成図であ
る。リセット発生装置３０の端子の位置は端子３０１と
端子３０３を介して端子３０２とが接続されると、端子
３０２が接地され、通常リセット信号３００となる。端
子３０１と端子３０４とが接続されると、端子３０４が
接地され、ＦＲＡＭ書き換えリセット信号４００に切り
換えることができる。リセット信号をＡｃｔｉｖｅ Ｌ
ｏｗに定義すると、一方端子３０２と端子３０４はそれ
ぞれＶＣＣ（電源電圧＋５Ｖ）に接続されており、ＶＣ
Ｃと端子との間にプルアップ抵抗を接続することによっ
て、＋５Ｖレベルの場合に通常リセット信号３００，Ｆ
ＲＡＭ書き換えリセット信号４００がオフとなる。ま
た、アースに接続された端子を信号の端子に接続される
ことによって、０Ｖ（接地）となり出力がオンとなる。
通常リセット信号３００、及びＦＲＡＭ書き換えリセッ
ト信号４００をリセット論理和回路２１に接続し、リセ
ット論理和回路２１の論理信号２１０がマイクロプロセ
ッサ２２のリセット端子２２０に接続されている。ま
た、ＦＲＡＭ書き換えリセット信号４００はＦＲＡＭ書
き換えリセット要因保持回路２４に供給されている。一
方ＦＲＡＭ書き換えデータ転送装置１０の書き換えデー
タ信号１００は、ＦＲＡＭ書き換えデータ格納回路２３
に供給されている。ＦＲＡＭ書き換えプログラムが搭載
されたＥＰＲＯＭ２５と、オンラインプログラムが搭載
されたＥＰＲＯＭ２６と、ＦＲＡＭ書き換えリセット要
因保持回路２４と、ＦＲＡＭ書き換えデータ格納回路２
３は、マイクロプロセッサバス２７で接続されており、
マイクプロセッサ２２によりアクセス可能である。
る。リセット発生装置３０の端子の位置は端子３０１と
端子３０３を介して端子３０２とが接続されると、端子
３０２が接地され、通常リセット信号３００となる。端
子３０１と端子３０４とが接続されると、端子３０４が
接地され、ＦＲＡＭ書き換えリセット信号４００に切り
換えることができる。リセット信号をＡｃｔｉｖｅ Ｌ
ｏｗに定義すると、一方端子３０２と端子３０４はそれ
ぞれＶＣＣ（電源電圧＋５Ｖ）に接続されており、ＶＣ
Ｃと端子との間にプルアップ抵抗を接続することによっ
て、＋５Ｖレベルの場合に通常リセット信号３００，Ｆ
ＲＡＭ書き換えリセット信号４００がオフとなる。ま
た、アースに接続された端子を信号の端子に接続される
ことによって、０Ｖ（接地）となり出力がオンとなる。
通常リセット信号３００、及びＦＲＡＭ書き換えリセッ
ト信号４００をリセット論理和回路２１に接続し、リセ
ット論理和回路２１の論理信号２１０がマイクロプロセ
ッサ２２のリセット端子２２０に接続されている。ま
た、ＦＲＡＭ書き換えリセット信号４００はＦＲＡＭ書
き換えリセット要因保持回路２４に供給されている。一
方ＦＲＡＭ書き換えデータ転送装置１０の書き換えデー
タ信号１００は、ＦＲＡＭ書き換えデータ格納回路２３
に供給されている。ＦＲＡＭ書き換えプログラムが搭載
されたＥＰＲＯＭ２５と、オンラインプログラムが搭載
されたＥＰＲＯＭ２６と、ＦＲＡＭ書き換えリセット要
因保持回路２４と、ＦＲＡＭ書き換えデータ格納回路２
３は、マイクロプロセッサバス２７で接続されており、
マイクプロセッサ２２によりアクセス可能である。
【０００７】次に本実施例の動作を説明する。ＦＲＡＭ
書き換えリセット信号４００によりリセットを行ない、
リセット論理和回路２１を介してマイクロプロセッサ２
２がリセットされる。このリセットによりＥＰＲＯＭ２
５のＦＲＡＭ書き換えプログラムが動作し、図２に示す
動作フローチャートにもとづいて処理を行なう。すなわ
ち、マイクロプロセッサ２２は、図２のステップＳ１，
Ｓ２によりＦＲＡＭ書き換えリセット要因保持回路２４
をマイクロプロセッサバス２７経由で読み出す。次にス
テップＳ３で通常リセットでないことを認識すると、次
にＦＲＡＭ書換えデータ転送装置１０が、ＦＲＡＭ書き
換えデータをＦＲＡＭ書き換えデータ格納回路２３に転
送し、ステップＳ４によりＦＲＡＭ２６に対してＦＲＡ
Ｍ書き換え処理を行う。次にステップＳ５によりＦＲＡ
Ｍ２６上にあるオンラインプログラムを起動する。ステ
ップＳ５が終了すると、ステップＳ６でリセットを終了
する。一方、通常リセットの場合には、ＦＲＡＭ書き換
え処理を行なわないで、前から存在しているＦＲＡＭ２
６上のオンラインプログラムを起動する。
書き換えリセット信号４００によりリセットを行ない、
リセット論理和回路２１を介してマイクロプロセッサ２
２がリセットされる。このリセットによりＥＰＲＯＭ２
５のＦＲＡＭ書き換えプログラムが動作し、図２に示す
動作フローチャートにもとづいて処理を行なう。すなわ
ち、マイクロプロセッサ２２は、図２のステップＳ１，
Ｓ２によりＦＲＡＭ書き換えリセット要因保持回路２４
をマイクロプロセッサバス２７経由で読み出す。次にス
テップＳ３で通常リセットでないことを認識すると、次
にＦＲＡＭ書換えデータ転送装置１０が、ＦＲＡＭ書き
換えデータをＦＲＡＭ書き換えデータ格納回路２３に転
送し、ステップＳ４によりＦＲＡＭ２６に対してＦＲＡ
Ｍ書き換え処理を行う。次にステップＳ５によりＦＲＡ
Ｍ２６上にあるオンラインプログラムを起動する。ステ
ップＳ５が終了すると、ステップＳ６でリセットを終了
する。一方、通常リセットの場合には、ＦＲＡＭ書き換
え処理を行なわないで、前から存在しているＦＲＡＭ２
６上のオンラインプログラムを起動する。
【０００８】
【発明の効果】以上説明したように、本発明はオンライ
ンプログラムを格納するＦＲＡＭと、ＦＲＡＭを書き換
えるプログラムを格納するＥＰＲＯＭと、書き換えデー
タ転送装置と、書き換えデータ格納回路と、リセット発
生装置と、リセット論理和回路と、ＦＲＡＭ書き換えリ
セット要因保持回路と、マイクロプロセッサと、マイク
ロプロセッサバスを有することにより、例えば、ＦＲＡ
Ｍ書き換えデータ転送装置をネットワークを介して、マ
イクロプロセッサ搭載装置に接続することにより、オン
ラインで機能追加ができる効果がある。したがって従来
例のようにＥＰＲＯＭ交換が不要であるので、経費削減
効果が大幅に期待できる。
ンプログラムを格納するＦＲＡＭと、ＦＲＡＭを書き換
えるプログラムを格納するＥＰＲＯＭと、書き換えデー
タ転送装置と、書き換えデータ格納回路と、リセット発
生装置と、リセット論理和回路と、ＦＲＡＭ書き換えリ
セット要因保持回路と、マイクロプロセッサと、マイク
ロプロセッサバスを有することにより、例えば、ＦＲＡ
Ｍ書き換えデータ転送装置をネットワークを介して、マ
イクロプロセッサ搭載装置に接続することにより、オン
ラインで機能追加ができる効果がある。したがって従来
例のようにＥＰＲＯＭ交換が不要であるので、経費削減
効果が大幅に期待できる。
【図１】本発明の一実施例の構成図である。
【図２】本実施例のＦＲＡＭ書き換え動作のフローチャ
ートである。
ートである。
１０ ＦＲＡＭ書き換えデータ転送装置 ２０ マイクロプロセッサ搭載装置 ２１ リセット論理和回路 ２２ マイクロプロセッサ ２３ ＦＲＡＭ書き換えデータ格納回路 ２４ ＦＲＡＭ書き換えリセット要因保持回路 ２５ ＥＰＲＯＭ ２６ ＦＲＡＭ ２７ マイクロプロセッサバス ３０ リセット発生装置
Claims (1)
- 【請求項１】 マイクロプロセッサに搭載されたハード
ウェア組み込み用ソフトウェアであるファームウェアを
書き換えるために、オンラインプログラムを格納し電源
断時にも内容が保持され、特定のピンに一定の電圧を加
圧すると消去・書き込みが可能なフラッシュメモリと、
前記フラッシュメモリを書き換えるためのプログラムを
格納するＥＰＲＯＭと、前記フラッシュメモリへの書き
換えデータの転送装置と、前記書き換えデータの転送デ
ータを格納する書き換えデータ格納回路と、フラッシュ
メモリの書き換えを行なわないリセット信号とフラッシ
ュメモリ書き換えリセット信号とを切り換えて発生する
リセット発生装置と、前記リセット発生装置のいずれか
の信号を出力する論理回路と、フラッシュメモリ書き換
えリセット要因を保持する回路と、マイクロプロセッサ
バスとを備えていることを特徴とするファームウェア書
き換え方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28565792A JPH06139063A (ja) | 1992-10-23 | 1992-10-23 | ファームウェア書き換え方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28565792A JPH06139063A (ja) | 1992-10-23 | 1992-10-23 | ファームウェア書き換え方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139063A true JPH06139063A (ja) | 1994-05-20 |
Family
ID=17694376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28565792A Pending JPH06139063A (ja) | 1992-10-23 | 1992-10-23 | ファームウェア書き換え方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06139063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7401165B2 (en) | 2001-01-31 | 2008-07-15 | Renesas Technology Corporation | Data processing system and data processor |
-
1992
- 1992-10-23 JP JP28565792A patent/JPH06139063A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7401165B2 (en) | 2001-01-31 | 2008-07-15 | Renesas Technology Corporation | Data processing system and data processor |
| US7401163B2 (en) | 2001-01-31 | 2008-07-15 | Renesas Technology Corporation | Data processing system and data processor |
| US7725616B2 (en) | 2001-01-31 | 2010-05-25 | Renesas Technology Corp. | Data processing system and data processor |
| US7975077B2 (en) | 2001-01-31 | 2011-07-05 | Renesas Electronics Corporation | Data processing system and data processor |
| US8244926B2 (en) | 2001-01-31 | 2012-08-14 | Renesas Electronics Corporation | Data processing system and data processor |
| US8595388B2 (en) | 2001-01-31 | 2013-11-26 | Renesas Electronics Corporation | Data processing system and data processor |
| US8812750B2 (en) | 2001-01-31 | 2014-08-19 | Renesas Electronics Corporation | Data processing system and data processor |
| US9069911B2 (en) | 2001-01-31 | 2015-06-30 | Renesas Electronics Corporation | Data processing system and data processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |