JPH052529A - フラツシユ・メモリのアクセス方法及びその回路 - Google Patents
フラツシユ・メモリのアクセス方法及びその回路Info
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- JPH052529A JPH052529A JP3178829A JP17882991A JPH052529A JP H052529 A JPH052529 A JP H052529A JP 3178829 A JP3178829 A JP 3178829A JP 17882991 A JP17882991 A JP 17882991A JP H052529 A JPH052529 A JP H052529A
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- bus
- cpu
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Abstract
(57)【要約】
【目的】 リード動作に比べ桁違いに遅いイレーズ、プ
ログラム動作時にメインＣＰＵの負担を軽減することに
より、システム全体の処理効率、動作速度を改善する。 【構成】 システム全体を制御するメインＣＰＵ１０に
よってフラッシュ・メモリ２０をアクセスする場合、リ
ード動作時には前記メインＣＰＵ１０が直接フラッシュ
・メモリ２０のデータを読み出し、イレーズ及びプログ
ラム動作時にはメインＣＰＵ１０からフラッシュ・メモ
リ２０制御用のサブＣＰＵ１５側にデータ及び制御を移
してメインＣＰＵ１０とは独立にサブＣＰＵ１５側のみ
でデータの消去及び書き込みを行う。
ログラム動作時にメインＣＰＵの負担を軽減することに
より、システム全体の処理効率、動作速度を改善する。 【構成】 システム全体を制御するメインＣＰＵ１０に
よってフラッシュ・メモリ２０をアクセスする場合、リ
ード動作時には前記メインＣＰＵ１０が直接フラッシュ
・メモリ２０のデータを読み出し、イレーズ及びプログ
ラム動作時にはメインＣＰＵ１０からフラッシュ・メモ
リ２０制御用のサブＣＰＵ１５側にデータ及び制御を移
してメインＣＰＵ１０とは独立にサブＣＰＵ１５側のみ
でデータの消去及び書き込みを行う。
Description
【０００１】
【産業上の利用分野】本発明は、メモリカード等に使用
されるフラッシュ・メモリのアクセス方法及びその回路
に関するものである。更に詳しく述べると、システム全
体を制御しているメインＣＰＵの処理スピードを低下さ
せずに、イレーズおよびプログラム動作時の処理能力を
改善したフラッシュ・メモリのアクセス方法とその回路
に関するものである。
されるフラッシュ・メモリのアクセス方法及びその回路
に関するものである。更に詳しく述べると、システム全
体を制御しているメインＣＰＵの処理スピードを低下さ
せずに、イレーズおよびプログラム動作時の処理能力を
改善したフラッシュ・メモリのアクセス方法とその回路
に関するものである。
【０００２】
【従来の技術】フラッシュ・メモリはＥＥＰＲＯＭ（電
気的消去再書き込み可能ＲＯＭ）の一種であり、一括消
去型ＥＥＰＲＯＭとも呼ばれる。この名の通り、データ
の消去は全ビットあるいはブロック単位で一括して行わ
れる。また１トランジスタ／セル構成なので、２トラン
ジスタ／セル以上のＥＥＰＲＯＭ比較して機能の面で劣
るもののチップ面積を小さくできる利点がある。そのた
め記憶容量を拡大できることや価格を安く出来るのが特
徴である。特にＳＲＡＭ（スタティックＲＡＭ）に比較
してビット当たりの単価が安く、記憶保持用電源が不要
なので、メモリカードへの利用が注目されている。
気的消去再書き込み可能ＲＯＭ）の一種であり、一括消
去型ＥＥＰＲＯＭとも呼ばれる。この名の通り、データ
の消去は全ビットあるいはブロック単位で一括して行わ
れる。また１トランジスタ／セル構成なので、２トラン
ジスタ／セル以上のＥＥＰＲＯＭ比較して機能の面で劣
るもののチップ面積を小さくできる利点がある。そのた
め記憶容量を拡大できることや価格を安く出来るのが特
徴である。特にＳＲＡＭ（スタティックＲＡＭ）に比較
してビット当たりの単価が安く、記憶保持用電源が不要
なので、メモリカードへの利用が注目されている。
【０００３】フラッシュ・メモリは、コマンドコントロ
ール方式とタイミングコントロール方式の２種類が開発
されている。コマンドコントロール方式はメモリにソフ
トウエアのコマンドを入力することで各動作を制御でき
る方式である。一方のタイミングコントロール方式はＥ
ＥＰＲＯＭと同様にＣＰＵの制御信号とアドレス・デー
タの信号のタイミングで制御する方式である。
ール方式とタイミングコントロール方式の２種類が開発
されている。コマンドコントロール方式はメモリにソフ
トウエアのコマンドを入力することで各動作を制御でき
る方式である。一方のタイミングコントロール方式はＥ
ＥＰＲＯＭと同様にＣＰＵの制御信号とアドレス・デー
タの信号のタイミングで制御する方式である。
【０００４】図２は、従来技術によるフラッシュ・メモ
リのアクセス回路の一例である。この回路は、システム
全体を制御するＣＰＵ３０と、メモリであるＲＡＭ／Ｒ
ＯＭ３２及びコマンドコントロール方式のフラッシュ・
メモリ２０を有しており、ＣＰＵ３０とそれらメモリと
をアドレスバス、データバス、タイミングバスで直接接
続した構成になっている。更にこの回路は、フラッシュ
・メモリ２０のプログラム電圧（Ｖpp）をオン／オフす
る電源制御回路部２１と、ＣＰＵ３０のアドレス及びタ
イミング信号をデコードし各メモリ及び電源制御回路部
２１を選択制御するデコーダ３４を備えている。
リのアクセス回路の一例である。この回路は、システム
全体を制御するＣＰＵ３０と、メモリであるＲＡＭ／Ｒ
ＯＭ３２及びコマンドコントロール方式のフラッシュ・
メモリ２０を有しており、ＣＰＵ３０とそれらメモリと
をアドレスバス、データバス、タイミングバスで直接接
続した構成になっている。更にこの回路は、フラッシュ
・メモリ２０のプログラム電圧（Ｖpp）をオン／オフす
る電源制御回路部２１と、ＣＰＵ３０のアドレス及びタ
イミング信号をデコードし各メモリ及び電源制御回路部
２１を選択制御するデコーダ３４を備えている。
【０００５】この回路でフラッシュ・メモリ２０をアク
セスする場合、ＣＰＵ３０がフラッシュ・メモリ２０の
リードおよびイレーズ、プログラム／ベリファイの各動
作をすべてコントロールしている。フラッシュ・メモリ
２０のリード動作時には、ＣＰＵ３０から送出した制御
信号がデコーダ３４でデコードされ電源制御回路部２１
に入力しプログラム電圧Ｖppをオフにすることで、リー
ド・モードに設定される。一般にフラッシュ・メモリ２
０のＶppはリード／スタンバイ動作時が概ね０Ｖ〜６
Ｖ、イレーズ、プログラム／ベリファイ動作時が概ね１
２〜１４Ｖである。タイミング信号をタイミングバスを
通して、またアドレス信号をアドレスバスを通してＣＰ
Ｕ３０から出力するとフラッシュ・メモリ２０からデー
タバスを通じてデータが読み出される。
セスする場合、ＣＰＵ３０がフラッシュ・メモリ２０の
リードおよびイレーズ、プログラム／ベリファイの各動
作をすべてコントロールしている。フラッシュ・メモリ
２０のリード動作時には、ＣＰＵ３０から送出した制御
信号がデコーダ３４でデコードされ電源制御回路部２１
に入力しプログラム電圧Ｖppをオフにすることで、リー
ド・モードに設定される。一般にフラッシュ・メモリ２
０のＶppはリード／スタンバイ動作時が概ね０Ｖ〜６
Ｖ、イレーズ、プログラム／ベリファイ動作時が概ね１
２〜１４Ｖである。タイミング信号をタイミングバスを
通して、またアドレス信号をアドレスバスを通してＣＰ
Ｕ３０から出力するとフラッシュ・メモリ２０からデー
タバスを通じてデータが読み出される。
【０００６】一方、イレーズ、プログラム／ベリファイ
動作時には、ＣＰＵ３０から送出した制御信号がデコー
ダ３４でデコードされて電源制御回路部２１に入力しプ
ログラム電圧Ｖppをオンにすることで、イレーズ、プロ
グラム／ベリファイ・モードに設定される。ＣＰＵ３０
から送出したイレーズあるいはプログラム動作を実行さ
せるコマンドをデータバスを通じてフラッシュ・メモリ
２０に入力し、データの消去あるいは書き込みの処理を
実行可能な状態にする。ＣＰＵ３０からのタイミング信
号、アドレス信号、データ信号によりデータの消去ある
いは書き込みの処理が実行される。
動作時には、ＣＰＵ３０から送出した制御信号がデコー
ダ３４でデコードされて電源制御回路部２１に入力しプ
ログラム電圧Ｖppをオンにすることで、イレーズ、プロ
グラム／ベリファイ・モードに設定される。ＣＰＵ３０
から送出したイレーズあるいはプログラム動作を実行さ
せるコマンドをデータバスを通じてフラッシュ・メモリ
２０に入力し、データの消去あるいは書き込みの処理を
実行可能な状態にする。ＣＰＵ３０からのタイミング信
号、アドレス信号、データ信号によりデータの消去ある
いは書き込みの処理が実行される。
【０００７】
【発明が解決しようとする課題】フラッシュ・メモリは
イレーズおよびプログラム／ベリファイ動作がリード動
作に比べ桁違いに遅い状況にあり、数秒ないし数十秒間
かかる。上記従来技術ではＣＰＵが動作をすべて制御し
ているため、イレーズ、プログラム／ベリファイ動作中
は数秒から数十秒間にわたってフラッシュ・メモリの制
御のみに占められシステム全体の動作を制限することに
なる。従ってイレーズ、プログラム／ベリファイ動作中
は他の処理が実行不能になったり、処理スピードの低下
を起こしたりする欠点がある。
イレーズおよびプログラム／ベリファイ動作がリード動
作に比べ桁違いに遅い状況にあり、数秒ないし数十秒間
かかる。上記従来技術ではＣＰＵが動作をすべて制御し
ているため、イレーズ、プログラム／ベリファイ動作中
は数秒から数十秒間にわたってフラッシュ・メモリの制
御のみに占められシステム全体の動作を制限することに
なる。従ってイレーズ、プログラム／ベリファイ動作中
は他の処理が実行不能になったり、処理スピードの低下
を起こしたりする欠点がある。
【０００８】本発明の目的は、リード動作に比べ桁違い
に遅いイレーズ、プログラム／ベリファイ動作時にメイ
ンＣＰＵの負担を軽減することにより、システム全体の
処理効率、動作速度を改善できるフラッシュ・メモリの
アクセス方法及びその回路を提供することである。
に遅いイレーズ、プログラム／ベリファイ動作時にメイ
ンＣＰＵの負担を軽減することにより、システム全体の
処理効率、動作速度を改善できるフラッシュ・メモリの
アクセス方法及びその回路を提供することである。
【０００９】
【課題を解決するための手段】本発明は、システム全体
を制御するメインＣＰＵによってフラッシュ・メモリを
アクセスする方法である。上記の目的を達成するため本
発明では、リード動作時には前記メインＣＰＵが直接フ
ラッシュ・メモリのデータを読み出し、イレーズ及びプ
ログラム動作時にはメインＣＰＵからフラッシュ・メモ
リ制御用のサブＣＰＵ側にデータ及び制御を移してメイ
ンＣＰＵとは独立にサブＣＰＵ側のみでデータの消去及
び書き込みを行う。
を制御するメインＣＰＵによってフラッシュ・メモリを
アクセスする方法である。上記の目的を達成するため本
発明では、リード動作時には前記メインＣＰＵが直接フ
ラッシュ・メモリのデータを読み出し、イレーズ及びプ
ログラム動作時にはメインＣＰＵからフラッシュ・メモ
リ制御用のサブＣＰＵ側にデータ及び制御を移してメイ
ンＣＰＵとは独立にサブＣＰＵ側のみでデータの消去及
び書き込みを行う。
【００１０】このフラッシュ・メモリのアクセス回路
は、システム全体を制御するメインＣＰＵと、フラッシ
ュ・メモリと、該フラッシュ・メモリを制御するサブＣ
ＰＵと、メインＣＰＵとサブＣＰＵの両方からアクセス
可能でメインＣＰＵ側からサブＣＰＵ側に受け渡すイレ
ーズ及びプログラム動作用のデータを記憶する共有ＲＡ
Ｍと備えている。更に、該共有ＲＡＭのバスをメインＣ
ＰＵとサブＣＰＵに切り換える第１のバスセレクタと、
フラッシュ・メモリのイレーズ及びプログラム動作時に
サブＣＰＵとフラッシュ・メモリとの間のバスを結合す
る第２のバスセレクタと、フラッシュ・メモリのリード
動作時にメインＣＰＵとフラッシュ・メモリとの間のバ
スを結合する第３のバスセレクタとを具備している。
は、システム全体を制御するメインＣＰＵと、フラッシ
ュ・メモリと、該フラッシュ・メモリを制御するサブＣ
ＰＵと、メインＣＰＵとサブＣＰＵの両方からアクセス
可能でメインＣＰＵ側からサブＣＰＵ側に受け渡すイレ
ーズ及びプログラム動作用のデータを記憶する共有ＲＡ
Ｍと備えている。更に、該共有ＲＡＭのバスをメインＣ
ＰＵとサブＣＰＵに切り換える第１のバスセレクタと、
フラッシュ・メモリのイレーズ及びプログラム動作時に
サブＣＰＵとフラッシュ・メモリとの間のバスを結合す
る第２のバスセレクタと、フラッシュ・メモリのリード
動作時にメインＣＰＵとフラッシュ・メモリとの間のバ
スを結合する第３のバスセレクタとを具備している。
【００１１】
【作用】フラッシュ・メモリのリード動作の場合、メイ
ンＣＰＵとフラッシュ・メモリとの間でバスが結合さ
れ、データの読み出しの処理は全てメインＣＰＵが直接
実行する。一方、イレーズ及びプログラム動作の場合、
必要なデータがメインＣＰＵ側からサブＣＰＵ側へ渡さ
れ、サブＣＰＵとフラッシュ・メモリとの間でバスが結
合され、フラッシュ・メモリのデータ消去、書き込みの
処理はサブＣＰＵが実行する。
ンＣＰＵとフラッシュ・メモリとの間でバスが結合さ
れ、データの読み出しの処理は全てメインＣＰＵが直接
実行する。一方、イレーズ及びプログラム動作の場合、
必要なデータがメインＣＰＵ側からサブＣＰＵ側へ渡さ
れ、サブＣＰＵとフラッシュ・メモリとの間でバスが結
合され、フラッシュ・メモリのデータ消去、書き込みの
処理はサブＣＰＵが実行する。
【００１２】
【実施例】図１は本発明によるフラッシュ・メモリのア
クセス回路の一実施例を示している。メインＣＰＵ１０
はシステム全体の制御を行い、サブＣＰＵ１５はフラッ
シュ・メモリ２０のイレーズ、プログラム／ベリファイ
動作のみを制御する。メモリはメインＣＰＵ用のＲＯＭ
／ＲＡＭ１１、サブＣＰＵ用のＲＯＭ／ＲＡＭ１６、メ
インＣＰＵ１０とサブＣＰＵ１５のどちらからでもアク
セス可能な共用ＲＡＭ１３、そしてフラッシュ・メモリ
２０で構成されている。メインＣＰＵ用ＲＯＭはＢＯＯ
Ｔ、ＢＩＯＳ、プログラム等を記憶しており、ＲＡＭは
データを記憶する。サブＣＰＵ用ＲＯＭはサブＣＰＵ処
理のプログラムを記憶しており、ＲＡＭはデータを記憶
しフラッシュ・メモリのデータ書き換え時のバッファ・
メモリとしても機能する。共用ＲＡＭ１３はサブＣＰＵ
用にメインＣＰＵ１０が書き込んだデータを記憶する。
データ、アドレス、タイミングの各バスはバスセレクタ
で切り換えられる。これらのバスセレクタは、共用ＲＡ
Ｍ１３のバスをメインＣＰＵ１０とサブＣＰＵ１５で切
り換える第１のバスセレクタ１４、フラッシュ・メモリ
２０のイレーズおよびプログラム／ベリファイ動作のた
めサブＣＰＵ１５とフラッシュ・メモリ２０との間に設
けた第２のバスセレクタ１８、フラッシュ・メモリ２０
のリード動作のためメインＣＰＵ１０とフラッシュ・メ
モリ２０との間に設けた第３のバスセレクタ１９であ
る。その他メインＣＰＵ１０が制御する回路部を選択す
るデコーダ１２とサブＣＰＵ１５が制御する回路部を選
択するデコーダ１７とがある。更にフラッシュ・メモリ
２０のプログラム電圧Ｖppをオン／オフ制御する電源制
御回路部２１もあり、それはメインＣＰＵ１０で制御さ
れる。従来例でも述べたように、一般にフラッシュ・メ
モリのＶppはリード／スタンバイ動作時が概ね０Ｖ〜６
Ｖ、イレーズ、プログラム／ベリファイ動作時が概ね１
２〜１４Ｖである。プログラム電圧Ｖppをオン／オフ制
御することでリード／スタンバイ・モードとイレーズ、
プログラム／ベリファイモードとを切り換える機能を持
つ。
クセス回路の一実施例を示している。メインＣＰＵ１０
はシステム全体の制御を行い、サブＣＰＵ１５はフラッ
シュ・メモリ２０のイレーズ、プログラム／ベリファイ
動作のみを制御する。メモリはメインＣＰＵ用のＲＯＭ
／ＲＡＭ１１、サブＣＰＵ用のＲＯＭ／ＲＡＭ１６、メ
インＣＰＵ１０とサブＣＰＵ１５のどちらからでもアク
セス可能な共用ＲＡＭ１３、そしてフラッシュ・メモリ
２０で構成されている。メインＣＰＵ用ＲＯＭはＢＯＯ
Ｔ、ＢＩＯＳ、プログラム等を記憶しており、ＲＡＭは
データを記憶する。サブＣＰＵ用ＲＯＭはサブＣＰＵ処
理のプログラムを記憶しており、ＲＡＭはデータを記憶
しフラッシュ・メモリのデータ書き換え時のバッファ・
メモリとしても機能する。共用ＲＡＭ１３はサブＣＰＵ
用にメインＣＰＵ１０が書き込んだデータを記憶する。
データ、アドレス、タイミングの各バスはバスセレクタ
で切り換えられる。これらのバスセレクタは、共用ＲＡ
Ｍ１３のバスをメインＣＰＵ１０とサブＣＰＵ１５で切
り換える第１のバスセレクタ１４、フラッシュ・メモリ
２０のイレーズおよびプログラム／ベリファイ動作のた
めサブＣＰＵ１５とフラッシュ・メモリ２０との間に設
けた第２のバスセレクタ１８、フラッシュ・メモリ２０
のリード動作のためメインＣＰＵ１０とフラッシュ・メ
モリ２０との間に設けた第３のバスセレクタ１９であ
る。その他メインＣＰＵ１０が制御する回路部を選択す
るデコーダ１２とサブＣＰＵ１５が制御する回路部を選
択するデコーダ１７とがある。更にフラッシュ・メモリ
２０のプログラム電圧Ｖppをオン／オフ制御する電源制
御回路部２１もあり、それはメインＣＰＵ１０で制御さ
れる。従来例でも述べたように、一般にフラッシュ・メ
モリのＶppはリード／スタンバイ動作時が概ね０Ｖ〜６
Ｖ、イレーズ、プログラム／ベリファイ動作時が概ね１
２〜１４Ｖである。プログラム電圧Ｖppをオン／オフ制
御することでリード／スタンバイ・モードとイレーズ、
プログラム／ベリファイモードとを切り換える機能を持
つ。
【００１３】次にこの回路においてフラッシュ・メモリ
２０をアクセスする動作について説明する。リード動作
の場合、メインＣＰＵ１０から送出したリード動作設定
の制御信号がデコーダ１２によって、第１のバスセレク
タ１４と第３のバスセレクタ１９を選択制御する。第３
のバスセレクタ１９は、各バス（データバス、アドレス
バス、タイミングバス）をメインＣＰＵ１０とフラッシ
ュ・メモリ２０との間で直結させ、第１のバスセレクタ
１４はサブＣＰＵ１５を介さないようにバスを選択す
る。同時にデコーダ１２からリード動作の制御信号が電
源制御回路部２１へ入力し、Ｖppがオフとなりフラッシ
ュ・メモリ２０がリード・モードに設定される。次に、
メインＣＰＵ１０からのアドレス信号およびタイミング
信号によりフラッシュ・メモリ２０からデータを読み出
して、データバスを介してメインＣＰＵ１０へ送出す
る。
２０をアクセスする動作について説明する。リード動作
の場合、メインＣＰＵ１０から送出したリード動作設定
の制御信号がデコーダ１２によって、第１のバスセレク
タ１４と第３のバスセレクタ１９を選択制御する。第３
のバスセレクタ１９は、各バス（データバス、アドレス
バス、タイミングバス）をメインＣＰＵ１０とフラッシ
ュ・メモリ２０との間で直結させ、第１のバスセレクタ
１４はサブＣＰＵ１５を介さないようにバスを選択す
る。同時にデコーダ１２からリード動作の制御信号が電
源制御回路部２１へ入力し、Ｖppがオフとなりフラッシ
ュ・メモリ２０がリード・モードに設定される。次に、
メインＣＰＵ１０からのアドレス信号およびタイミング
信号によりフラッシュ・メモリ２０からデータを読み出
して、データバスを介してメインＣＰＵ１０へ送出す
る。
【００１４】一方、イレーズ及びプログラム／ベリファ
イ動作の場合、メインＣＰＵ１０から送出したイレー
ズ、プログラム／ベリファイ動作の制御信号がデコーダ
１２によって第１のバスセレクタ１４を選択制御する。
第１のバスセレクタ１４は、メインＣＰＵ１０と共有Ｒ
ＡＭ１３を結合し、サブＣＰＵ１５と共有ＲＡＭ１３の
間は分離する。第３のバスセレクタ１９は、選択されず
メインＣＰＵ１０とフラッシュ・メモリ２０間を直接接
続するバスは分離される。メインＣＰＵ１０からの必要
なデータ（コマンドやデータ等）を共有ＲＡＭ１３に書
き込む。同時にデコーダ１２より制御信号が電源制御回
路部２１へ入力され、プログラム電圧Ｖppがオンとなり
フラッシュ・メモリ２０がイレーズ及びプログラム／ベ
リファイ・モードに設定される。デコーダ１７はサブＣ
ＰＵ１５からの信号により第１のバスセレクタ１４及び
第２のバスセレクタ１８を選択制御する。第１のバスセ
レクタ１４はメインＣＰＵ１０側を切り離し、共有ＲＡ
Ｍ１３とサブＣＰＵ１５とのバスを結合する。また第２
のバスセレクタ１８はサブＣＰＵ１５とフラッシュ・メ
モリ２０とを接続しサブＣＰＵ１５は共有ＲＡＭ１３の
データを解析してフラッシュ・メモリ２０のデータの消
去・読み込みを行う。
イ動作の場合、メインＣＰＵ１０から送出したイレー
ズ、プログラム／ベリファイ動作の制御信号がデコーダ
１２によって第１のバスセレクタ１４を選択制御する。
第１のバスセレクタ１４は、メインＣＰＵ１０と共有Ｒ
ＡＭ１３を結合し、サブＣＰＵ１５と共有ＲＡＭ１３の
間は分離する。第３のバスセレクタ１９は、選択されず
メインＣＰＵ１０とフラッシュ・メモリ２０間を直接接
続するバスは分離される。メインＣＰＵ１０からの必要
なデータ（コマンドやデータ等）を共有ＲＡＭ１３に書
き込む。同時にデコーダ１２より制御信号が電源制御回
路部２１へ入力され、プログラム電圧Ｖppがオンとなり
フラッシュ・メモリ２０がイレーズ及びプログラム／ベ
リファイ・モードに設定される。デコーダ１７はサブＣ
ＰＵ１５からの信号により第１のバスセレクタ１４及び
第２のバスセレクタ１８を選択制御する。第１のバスセ
レクタ１４はメインＣＰＵ１０側を切り離し、共有ＲＡ
Ｍ１３とサブＣＰＵ１５とのバスを結合する。また第２
のバスセレクタ１８はサブＣＰＵ１５とフラッシュ・メ
モリ２０とを接続しサブＣＰＵ１５は共有ＲＡＭ１３の
データを解析してフラッシュ・メモリ２０のデータの消
去・読み込みを行う。
【００１５】イレーズ／ベリファイ動作の時は、サブＣ
ＰＵ１５から送出されたコマンドがデータバスを介して
フラッシュ・メモリ２０に入力され、これをラッチした
フラッシュ・メモリ２０はデータの一括消去をスタート
させる。消去終了した時点で自動的にベリファイ動作の
コマンドが、サブＣＰＵ１５からフラッシュ・メモリ２
０に入力され、イレーズされていないバイトが現れる
か、最終アドレスをアクセスするまで行われる。
ＰＵ１５から送出されたコマンドがデータバスを介して
フラッシュ・メモリ２０に入力され、これをラッチした
フラッシュ・メモリ２０はデータの一括消去をスタート
させる。消去終了した時点で自動的にベリファイ動作の
コマンドが、サブＣＰＵ１５からフラッシュ・メモリ２
０に入力され、イレーズされていないバイトが現れる
か、最終アドレスをアクセスするまで行われる。
【００１６】プログラム／ベリファイ動作の時は、サブ
ＣＰＵ１５から送出されたコマンドがデータバスを介し
てフラッシュ・メモリ２０に入力される。これをラッチ
したフラッシュ・メモリ２０はデータの読み込み可能状
態となる。次に、サブＣＰＵ１５はメインＣＰＵ１０か
ら共用ＲＡＭ１３に書き込まれたデータを読み取り、こ
れをフラッシュ・メモリ２０へ書き込む。そして、終了
後、ベリファイ・コマンドをフラッシュ・メモリ２０へ
入力し、書き込んだ全てのバイトについてベリファイを
実行する。
ＣＰＵ１５から送出されたコマンドがデータバスを介し
てフラッシュ・メモリ２０に入力される。これをラッチ
したフラッシュ・メモリ２０はデータの読み込み可能状
態となる。次に、サブＣＰＵ１５はメインＣＰＵ１０か
ら共用ＲＡＭ１３に書き込まれたデータを読み取り、こ
れをフラッシュ・メモリ２０へ書き込む。そして、終了
後、ベリファイ・コマンドをフラッシュ・メモリ２０へ
入力し、書き込んだ全てのバイトについてベリファイを
実行する。
【００１７】上記実施例では高いプログラム電圧（１２
〜１４Ｖ）を必要とするフラッシュ・メモリを用いた場
合であるが、最近では＋５Ｖ単一電源で動作するものも
開発されつつあり、その場合は高電圧の電源制御回路は
不要となる。
〜１４Ｖ）を必要とするフラッシュ・メモリを用いた場
合であるが、最近では＋５Ｖ単一電源で動作するものも
開発されつつあり、その場合は高電圧の電源制御回路は
不要となる。
【００１８】
【発明の効果】本発明では、動作時間の短いフラッシュ
・メモリのリード動作時はメインＣＰＵから直接アクセ
スして処理を行うため、動作速度が低下することはな
い。また動作時間の長いイレーズおよびプログラム／ベ
リファイ動作時にはサブＣＰＵがメインＣＰＵの代わり
に処理を実行するので、メインＣＰＵの負担が軽減さ
れ、その間メインＣＰＵはフラッシュ・メモリの制御か
ら解放され、別のシステム本来の処理を実行できるた
め、処理効率が改善されて処理スピードが向上する。
・メモリのリード動作時はメインＣＰＵから直接アクセ
スして処理を行うため、動作速度が低下することはな
い。また動作時間の長いイレーズおよびプログラム／ベ
リファイ動作時にはサブＣＰＵがメインＣＰＵの代わり
に処理を実行するので、メインＣＰＵの負担が軽減さ
れ、その間メインＣＰＵはフラッシュ・メモリの制御か
ら解放され、別のシステム本来の処理を実行できるた
め、処理効率が改善されて処理スピードが向上する。
【図１】本発明に係るフラッシュ・メモリのアクセス回
路の一実施を示すブロック図。
路の一実施を示すブロック図。
【図２】従来のフラッシュ・メモリのアクセス回路のブ
ロック図。
ロック図。
１０ メインＣＰＵ
１４ 第１のバスセレクタ
１５ サブＣＰＵ
１８ 第２のバスセレクタ
１９ 第３のバスセレクタ
２０ フラッシュ・メモリ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 柳内 元樹
東京都港区新橋５丁目36番11号 いわき電
子株式会社内
Claims (2)
- 【請求項１】 システム全体を制御するメインＣＰＵに
よってフラッシュ・メモリをアクセスする方法におい
て、リード動作時には前記メインＣＰＵが直接フラッシ
ュ・メモリのデータを読み出し、イレーズ及びプログラ
ム動作時にはメインＣＰＵからフラッシュ・メモリ制御
用のサブＣＰＵ側にデータ及び制御を移してメインＣＰ
Ｕとは独立にサブＣＰＵ側のみでデータの消去及び書き
込みを行うことを特徴とするフラッシュ・メモリのアク
セス方法。 - 【請求項２】 システム全体を制御するメインＣＰＵと
フラッシュ・メモリを備えた回路において、該フラッシ
ュ・メモリを制御するサブＣＰＵと、メインＣＰＵとサ
ブＣＰＵの両方からアクセス可能でメインＣＰＵ側から
サブＣＰＵ側に受け渡すイレーズ及びプログラム動作用
のデータを記憶する共有ＲＡＭと、該共有ＲＡＭのバス
をメインＣＰＵとサブＣＰＵに切り換える第１のバスセ
レクタと、フラッシュ・メモリのイレーズ及びプログラ
ム動作時にサブＣＰＵとフラッシュ・メモリとの間のバ
スを結合する第２のバスセレクタと、フラッシュ・メモ
リのリード動作時にメインＣＰＵとフラッシュ・メモリ
との間のバスを結合する第３のバスセレクタとを具備し
ているフラッシュ・メモリのアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178829A JPH052529A (ja) | 1991-06-24 | 1991-06-24 | フラツシユ・メモリのアクセス方法及びその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178829A JPH052529A (ja) | 1991-06-24 | 1991-06-24 | フラツシユ・メモリのアクセス方法及びその回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052529A true JPH052529A (ja) | 1993-01-08 |
Family
ID=16055395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178829A Pending JPH052529A (ja) | 1991-06-24 | 1991-06-24 | フラツシユ・メモリのアクセス方法及びその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052529A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030062070A (ko) * | 2002-01-16 | 2003-07-23 | 한국전자통신연구원 | 플래시 메모리 액세스 제어 장치 및 방법 |
| JP2008084288A (ja) * | 2006-09-26 | 2008-04-10 | Integrated Technology Express Inc | メモリ制御装置 |
| JP2017537392A (ja) * | 2014-12-02 | 2017-12-14 | クアルコム テクノロジーズ インターナショナル，リミテッド | デュアルプロセッサシステムによるメモリアクセス |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348688A (ja) * | 1986-08-18 | 1988-03-01 | Matsushita Graphic Commun Syst Inc | メモリ装置 |
-
1991
- 1991-06-24 JP JP3178829A patent/JPH052529A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348688A (ja) * | 1986-08-18 | 1988-03-01 | Matsushita Graphic Commun Syst Inc | メモリ装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20030062070A (ko) * | 2002-01-16 | 2003-07-23 | 한국전자통신연구원 | 플래시 메모리 액세스 제어 장치 및 방법 |
| JP2008084288A (ja) * | 2006-09-26 | 2008-04-10 | Integrated Technology Express Inc | メモリ制御装置 |
| JP4594944B2 (ja) * | 2006-09-26 | 2010-12-08 | 聯陽半導體股▲ふん▼有限公司 | メモリ制御装置 |
| JP2017537392A (ja) * | 2014-12-02 | 2017-12-14 | クアルコム テクノロジーズ インターナショナル，リミテッド | デュアルプロセッサシステムによるメモリアクセス |
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