JP3768088B2 - メモリカード装置 - Google Patents
メモリカード装置 Download PDFInfo
- Publication number
- JP3768088B2 JP3768088B2 JP2000342233A JP2000342233A JP3768088B2 JP 3768088 B2 JP3768088 B2 JP 3768088B2 JP 2000342233 A JP2000342233 A JP 2000342233A JP 2000342233 A JP2000342233 A JP 2000342233A JP 3768088 B2 JP3768088 B2 JP 3768088B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- flash
- memory card
- host device
- card device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリカード装置に係わり、特にフラッシュ型ＥＥＰＲＯＭを用いたメモリカードのデータの読み出し、書き込みの際の省電力化に関するものである。
【０００２】
【従来の技術】
フラッシュ型ＥＥＰＲＯＭを用いたメモリカード装置は、データ保持用の電源が不要であるため、ＳＲＡＭやＤＲＡＭを用いたメモリカード装置に替わる新しいメモリカード装置として使われるようになった。例えば、特開平８−２２１３１２号号公報にそのメモリカード装置の記載がある。
【０００３】
図１１は従来のメモリカード装置の構成例を示すブロック図であり、図１２はその動作説明図である。このメモリカード装置１１０１は、複数のフラッシュ型ＥＥＰＲＯＭ１１０２（１１０２ａ，１１０２ｂ，１１０２ｃ）、ホストインタフェースコントローラ１１０３、ホストインタフェース１１０４、アクセスコントローラ１１０５、複数のデータバッファ１１０７（１１０７ａ，１１０７ｂ）、バッファ切替回路１１１２を含んで構成される。
【０００４】
フラッシュ型ＥＥＰＲＯＭ１１０２では、書き込みや消去を行う際に、扱うデータ量に最低単位が定まっており、その単位分のデータが一括して扱われる。以下の説明では、消去単位が書込単位の３倍の大きさを持つものとして説明する。
【０００５】
図１１において、ホストインタフェースコントローラ１１０３は、ホストインタフェース１１０４を介して図示しないホストＣＰＵなどから送られる命令やアドレスを受け取り、アクセスコントローラ１１０５にセットしたり、ホストＣＰＵに対して読み出しデータを出力するものである。アクセスコントローラ１１０５はホストインタフェースコントローラ１１０３を介して与えられたアドレスや命令を解読して、フラッシュ型ＥＥＰＲＯＭ１１０２の読み書きを制御するものである。アクセスコントローラ１１０５内のアドレス変換回路１１０６は、フラッシュ型ＥＥＰＲＯＭ１１０２に対して同時にデータを読み書きするためにアドレスの変換を行うものである。
【０００６】
データバッファ１１０７は、ホストインタフェースコントローラ１１０３を通して読み込んだデータを一時的に記憶するものである。選択信号１１０８（１１０８ａ，１１０８ｂ，１１０８ｃ）はフラッシュ型ＥＥＰＲＯＭ１１０２を選択制御するため、アクセスコントローラ１１０５から出力される信号である。バッファ切替回路１１１２は２つのデータバッファ１１０７ａと１１０７ｂをアクセスコントローラ１１０５の指示によって切り替えるものである。ホストＣＰＵからフラッシュ型ＥＥＰＲＯＭ１１０２にデータを書き込む場合、ホストＣＰＵはホストインタフェース１１０４を通してホストインタフェースコントローラ１１０３に対して書込アドレスと、書込データ量、書込命令を夫々与える。そうするとホストインタフェースコントローラ１１０３は、書込アドレス、書込データ量、書込命令を夫々アクセスコントローラ１１０５にセットする。
【０００７】
アクセスコントローラ１１０５はセットされた命令を解析し、書き込み動作を行う前に、フラッシュ型ＥＥＰＲＯＭ１１０２ａ〜１１０２ｃの書き込むべきアドレスに位置する旧データを消去単位分消去する。この間に、データバッファ１１０７ａとデータバッファ１１０７ｂには、図１２の（１），（２）に示すように、ホストインタフェースコントローラ１１０３を通して書込データがセットされる。そしてフラッシュ型ＥＥＰＲＯＭ１１０２の消去終了を待って、アクセスコントローラ１１０５は書込アドレスをアドレス変換回路１１０６にセットして選択信号１１０８を出力する。
【０００８】
次にアクセスコントローラ１１０５はバッファ切替回路１１１２を制御し、データバス１１１１がデータバッファ１１０７ａに、データバス１１１０がデータバッファ１１０７ｂに接続されるようにする。そして図１２（１），（３）に示すように、アクセスコントローラ１１０５の制御動作により、データバッファ１１０７ａからフラッシュ型ＥＥＰＲＯＭ１１０２ａにデータの転送が行われ、転送終了後に書込命令が発行される。これによりフラッシュ型ＥＥＰＲＯＭ１１０２ａに対してデータの書込動作が開始される。
【０００９】
次にアクセスコントローラ１１０５はバッファ切替回路１１１２を制御し、データバス１１１０がデータバッファ１１０７ａに、データバス１１１１がデータバッファ１１０７ｂに接続されるようにする。そして図１２（２），（４）に示すように、アクセスコントローラ１１０５の制御動作により、データバッファ１１０７ｂからフラッシュ型ＥＥＰＲＯＭ１１０２ｂにデータ転送が行われ、転送終了後に書込命令が発行される。これによりフラッシュ型ＥＥＰＲＯＭ１１０２ｂに対してデータの書込動作が開始される。このとき、同時にホストインタフェースコントローラ１１０３は、ホストインタフェース１１０４を通して次の書込データをデータバッファ１１０７ａに書き込む。これらの動作を繰り返すことにより、図１２（３）〜（５）に示すように、消去したブロックすべてに待機時間を発生させることなく、フラッシュ型ＥＥＰＲＯＭ１１０２ａ〜１１０２ｃに対してデータを書き込むことができる。
【００１０】
この従来例では、メモリカード装置において、データバッファ１１０７を複数個にし、夫々のデータバッファ１１０７をアクセスコントローラ１１０５の制御により切り替えるため、バッファ切替回路１１１２を設けたところに特徴がある。夫々のフラッシュ型ＥＥＰＲＯＭ１１０２で一回だけ消去動作を行ったときに確保できる書込容量をＮとすると、１つのデータバッファ１１０７がＮ以上容量を持つことができない場合でも、夫々のデータバッファ１１０７がバッファ切替回路１１１２によって交互に切り替わることにより、ホストＣＰＵからのデータの読み込みと、データバッファ１１０７からフラッシュ型ＥＥＰＲＯＭ１１０２へのデータの書き込みを同時に行うため、消去待ち以外の待機時間が発生しないこととなる。このように、データバッファ１１０７の容量を十分に確保できない場合でも、データの書き込み速度が低下せず、更にデータバッファ１１０７の容量を小さくでき、回路規模を削減できるという特徴があった。
【００１１】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、以下に示す問題点を有していた。即ち、フラッシュ型ＥＥＰＲＯＭの消去単位Ｎ未満のデータを書き込む場合、例えば、フラッシュ型ＥＥＰＲＯＭ１１０２ａの第２番目の書込単位エリアに対して、ホストＣＰＵから送られてきた新規データを書き込む場合、フラッシュ型ＥＥＰＲＯＭは原理的に上書きが不可能なため、消去済みのエリアにデータを書き込む必要がある。そのため、データの書き換えを行わないフラッシュ型ＥＥＰＲＯＭ１１０２ａの第１及び第３の書込単位エリアに書き込まれているデータ、並びにフラッシュ型ＥＥＰＲＯＭ１１０２ｂ及び１１０２ｃの書き込まれているデータを消去単位に一度読み出し、消去済みの他のエリアと相対関係を保ったままデータを待避し、且つ書き換えるエリアには新規データを書き込む必要が発生する。そのため、このようなデータ待避処理に時間を要し、ホストＣＰＵからのデータ転送を一旦待機させる必要が生じるという問題点があった。
【００１２】
また、データバッファの容量より小さなデータがホストＣＰＵから送られてきた場合、その余分なバッファに無駄な消費電力が発生するという問題点もあった。
【００１３】
また、複数のフラッシュ型ＥＥＰＲＯＭに対して、同時にデータの読み書きの動作をさせると、並列動作に伴い大きなピーク電流が生じる。このため、携帯用機器に用いられるメモリカード装置において、電池の消耗が早くなるという問題点も有していた。
【００１４】
本発明は上記従来の問題点を解決するもので、複数個のフラッシュ型ＥＥＰＲＯＭの各々に対してデータバッファを対応させることで、フラッシュ型ＥＥＰＲＯＭ間で待機時間が異なることのないメモリカード装置を実現することを目的とする。
【００１５】
また本発明は、フラッシュ型ＥＥＰＲＯＭの消去単位より小さな単位のデータを書き込む際も、待避処理時間を少なくできるメモリカード装置を実現することを目的とする。
【００１６】
また本発明は、データバッファをフラッシュ型ＥＥＰＲＯＭのページサイズと同容量のメモリを最小単位として構成することで、小さなデータがホスト装置より送られてきた場合、余分なメモリの動作を停止させることで、省電力を可能とするメモリカード装置を実現することを目的とする。
【００１７】
また本発明は、ホスト装置のデータ転送量に応じて同時に動作するフラッシュ型ＥＥＰＲＯＭの個数を制御することで、ピーク電流を削減できるメモリカード装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本願の請求項１の発明は、外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するＰ個（Ｐは２以上）のフラッシュ型ＥＥＰＲＯＭと、前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型ＥＥＰＲＯＭの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型ＥＥＰＲＯＭから読み出されたデータを一時的に記憶するＱ個（ＱはＰの整数倍）のデータバッファと、を備え、前記Ｑ個のデータバッファの各々は、前記フラッシュ型ＥＥＰＲＯＭに対する書込単位としての最小単位メモリ領域をＮ個（Ｎは２以上）有し、前記Ｎ個の最小単位メモリ領域の総容量が、前記フラッシュ型ＥＥＰＲＯＭのデータ消去単位に等しいことを特徴とし、前記Ｐ個のフラッシュ型ＥＥＰＲＯＭは、各々等しい数の前記データバッファに対応し、前記フラッシュ制御手段は、前記ホスト装置からのデータ転送量に基づき、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするものである。
【００１９】
本願の請求項２の発明は、外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するＰ個（Ｐは２以上）のフラッシュ型ＥＥＰＲＯＭと、前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型ＥＥＰＲＯＭの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型ＥＥＰＲＯＭから読み出されたデータを一時的に記憶するＱ個（ＱはＰの整数倍）のデータバッファと、を備え、前記Ｑ個のデータバッファの各々は、前記フラッシュ型ＥＥＰＲＯＭに対する書込単位としての最小単位メモリ領域をＮ個（Ｎは２以上）有し、前記Ｎ個の最小単位メモリ領域の総容量が、前記フラッシュ型ＥＥＰＲＯＭのデータ消去単位に等しいことを特徴とし、前記Ｐ個のフラッシュ型ＥＥＰＲＯＭは、各々等しい数の前記データバッファに対応し、前記ホスト装置と前記メモリカード装置とのデータ転送は、基準転送クロックに同期して行われ、前記フラッシュ制御手段は、前記基準転送クロックの周波数に応じて、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするものである。
【００２０】
本願の請求項３の発明は、外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するＰ個（Ｐは２以上）のフラッシュ型ＥＥＰＲＯＭと、前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型ＥＥＰＲＯＭの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型ＥＥＰＲＯＭから読み出されたデータを一時的に記憶するＱ個（ＱはＰの整数倍）のデータバッファと、を備え、前記Ｑ個のデータバッファの各々は、前記フラッシュ型ＥＥＰＲＯＭに対する書込単位としての最小単位メモリ領域をＮ個（Ｎは２以上）有し、前記Ｎ個の最小単位メモリ領域の総容量が、前記フラッシュ型ＥＥＰＲＯＭのデータ消去単位に等しいことを特徴とし、前記Ｐ個のフラッシュ型ＥＥＰＲＯＭは、各々等しい数の前記データバッファに対応し、前記ホスト装置と前記メモリカード装置とのデータ転送は、基準転送クロックに同期して行われ、前記フラッシュ制御手段は、前記ホスト装置からのデータ転送期間及び転送間隔を含むデータ転送レートに応じて、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするものである。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態におけるメモリカード装置について、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１におけるメモリカード装置の構成を示すブロック図である。このメモリカード装置は、ホストインタフェース１０１、コントローラ１０２、バッファ制御回路１０３、データバッファ１０４，１０５，１０６、フラッシュ制御回路１０７、フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０を含んで構成される。
【００２８】
ホストインタフェース１０１は、外部のホスト装置と制御信号及びデータを送受信するインタフェースである。フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０は、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するＲＯＭである。一般的にはＰ個のフラッシュ型ＥＥＰＲＯＭが設けられるものとする。フラッシュ制御回路１０７は、ホストインタフェース１０１を介して入力される制御信号及びアドレスに応じて、フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の所定のデータ領域における読出動作、書込動作、及び消去動作を制御するものである。データバッファ１０４，１０５，１０６は、ホストインタフェース１０１を介してホスト装置とデータを入出力し、ホスト装置から入力されるデータ、又はフラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０から読み出されたデータを一時的に記憶するものである。一般的にはＱ個（ＱはＰの整数倍）のデータバッファが設けられる。
【００２９】
本発明のメモリカード装置では、データバッファは、フラッシュ型ＥＥＰＲＯＭに対する書込単位としての最小単位メモリ領域をＮ個有し、Ｎ個の最小単位メモリ領域の総容量が、フラッシュ型ＥＥＰＲＯＭのデータ消去単位に等しいことを特徴とする。
【００３０】
このように構成された本実施の形態によるメモリカード装置において、待機状態を解消する動作について説明する。図２は本実施の形態のメモリカード装置において、ホスト装置から送信されてきたデータを、フラッシュ型ＥＥＰＲＯＭ１０８〜１１０に書き込む場合の動作を示す説明図である。
【００３１】
このメモリカード装置は、ホスト装置からの命令に従って、ホスト装置から送られてきたデータをフラッシュ型ＥＥＰＲＯＭに書き込む機能と、フラッシュ型ＥＥＰＲＯＭから読み出したデータをホスト装置に出力する機能と、フラッシュ型ＥＥＰＲＯＭの所定の領域内のデータを消去する機能を有する。
【００３２】
ホスト装置から入力される命令（読出、書込、消去）、アドレス（データ格納アドレス）、書込データは、ホストインタフェース１０１を介してメモリカード装置に入力される。またメモリカード装置から読み出された読出データは、ホストインタフェース１０１を介してホスト装置に出力される。ホストインタフェース１０１はホスト装置から入力された命令及びアドレスを解読し、コントローラ１０２に解読内容を伝える。
【００３３】
バッファ制御回路１０３は、ホストインタフェース１０１及びコントローラ１０２の制御信号に基づき、データバッファ１０４，１０５，１０６を制御し、ホストインタフェース１０１を介してデータを入出力する。データバッファ１０４はフラッシュ型ＥＥＰＲＯＭ１０８への書込データ、又はフラッシュ型ＥＥＰＲＯＭ１０８からの読出データを一時的に記憶する。データバッファ１０５はフラッシュ型ＥＥＰＲＯＭ１０９への書込データ、又はフラッシュ型ＥＥＰＲＯＭ１０９からの読出データを一時的に記憶する。データバッファ１０６はフラッシュ型ＥＥＰＲＯＭ１１０への書込データ、又はフラッシュ型ＥＥＰＲＯＭ１１０からの読出データを一時的に記憶する。
【００３４】
そして、フラッシュ制御回路１０７は、コントローラ１０２の指示に従って、データバッファ１０４，１０５，１０６のデータを読み出し、フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０に夫々書き込む。またフラッシュ制御回路１０７は、フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０からデータを読み出し、読出データをデータバッファ１０４，１０５，１０６に夫々出力する。更にフラッシュ制御回路１０７は、フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の所定エリアに書き込まれているデータを消去する動作も行う。
【００３５】
次に、メモリカード装置の動作を、消去、読み出し、書き込みの各場合に分けて説明する。まず、消去動作を説明する。ホスト装置から、消去命令と消去エリアを指定するアドレスが送られてくると、ホストインタフェース１０１はその命令及びアドレスを解読し、コントローラ１０２に解読内容を出力する。コントローラ１０２は解読内容に基づき、フラッシュ制御回路１０７を動作させる。フラッシュ制御回路１０７はコントローラ１０２の命令に従い、消去アドレスに該当するフラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の何れかの所定のエリアのデータを消去し、消去完了後、消去完了の信号をコントローラ１０２に返す。コントローラ１０２は受け取った消去完了信号に基づき、ホストインタフェース１０１を介してホスト装置に対して消去完了の返答を返す。この場合のフラッシュ型ＥＥＰＲＯＭは、図２の（２）〜（４）に示す消去の状態にある。
【００３６】
次に、読出動作を説明する。ホスト装置から読出命令と読出開始アドレスが送られてくると、ホストインタフェース１０１はその命令及びアドレスを解読してコントローラ１０２に解読内容を出力する。コントローラ１０２は解読内容に基づき、フラッシュ制御回路１０７を動作させる。フラッシュ制御回路１０７はコントローラ１０２の命令に従い、読出開始アドレスに該当するフラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の何れかの所定のアドレスからデータを読み出し、該当するデータバッファ１０４，１０５，１０６の何れかにデータを出力する。尚、データバッファ１０４，１０５，１０６は、読出命令を受け取った段階で、データ内容を初期化しているものとする。
【００３７】
バッファ制御回路１０３は、データバッファ１０４〜１０６からデータを読み出し、ホストインタフェース１０１を介して読出データをホスト装置に返す。以上の読み出し動作は、ホスト装置から読出動作停止の命令を受け取るまで繰り返される。ホスト装置から読出停止命令が出されたときは、ホストインタフェース１０１はその命令を解読してコントローラ１０２に解読内容を出力する。コントローラ１０２は解読内容に基づき、フラッシュ制御回路１０７及びバッファ制御回路１０３の動作を停止させる。読出動作の停止完了後、停止完了の信号をコントローラ１０２に返す。コントローラ１０２は受け取った停止完了信号に基づき、ホストインタフェース１０１を介してホスト装置に対して読出停止完了の返答を返す。
【００３８】
尚、上記では読出動作は、ホスト装置から読出開始アドレスを指定して、読出停止命令で読出動作を完了させる例で説明したが、ホスト装置から読出開始アドレス及び読出データ数を指定しても、或いはホスト装置から読出開始アドレス及び読出終了アドレスを指定しても、同様な動作になることはいうまでもない。
【００３９】
次に、書込動作を説明する。ホスト装置から、書込命令と書込開始のアドレス及びデータが送られてくると、ホストインタフェース１０１はその命令及びアドレスを解読してコントローラ１０２に解読内容を出力する。コントローラ１０２は解読内容に基づき、フラッシュ制御回路１０７を動作させる。フラッシュ制御回路１０７はコントローラ１０２の命令に従い、書込開始アドレスに該当するフラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の何れかに対応した所定のアドレスからデータをデータバッファ１０４，１０５，１０６に書込み、ホスト装置から書込停止命令が来るまで書込みを続ける。
【００４０】
書込動作を図２を用いてより詳細に説明する。フラッシュ型ＥＥＰＲＯＭは原理上重ね書きができない。例えばＮＡＮＤ構成のフラッシュ型ＥＥＰＲＯＭでは、データを書き込む前に一度データを消去して書込対象エリア内のデータを「１」にし、その後新規のデータを書き込むようにしている。また、消去される最小単位及び書込単位も決まっている。ここで、消去単位をブロックとし、最小書込単位をページとし、１ブロックを３ページとして説明する。ホスト装置から書込命令が来ると、図２の（２）〜（４）の左部分に示すように、消去動作をフラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の全てについて同時に行う。その間に、ホスト装置からは転送されるデータは、図２（１）に示すように、バッファ制御回路１０３の制御によってデータバッファ１０４に記憶され、データバッファ１０４が一杯になれば次にデータバッファ１０５へ、続いてデータバッファ１０６に記憶される。尚、データバッファは書込命令を受け取った段階でデータ内容が初期化されているものとする。
【００４１】
消去動作が完了すると、１ページ毎にデータバッファからデータをフラッシュ型ＥＥＰＲＯＭに転送し、データの書き込みを行う。その場合、データバッファ１０４に記憶されているデータはフラッシュ型ＥＥＰＲＯＭ１０８に書き込まれ、同様にデータバッファ１０５に記憶されているデータはフラッシュ型ＥＥＰＲＯＭ１０９に書き込まれ、データバッファ１０６に記憶されているデータはフラッシュ型ＥＥＰＲＯＭ１１０に書き込まれる。図２では、ホスト装置からのデータ転送時間がフラッシュ型ＥＥＰＲＯＭの消去時間よりも短い場合を示している。既にデータバッファ１０４〜１０６にはホスト装置からのデータが蓄積されているため、３個のフラッシュ型ＥＥＰＲＯＭ１０８〜１１０は同時にデータの書き込みを行うことができる。
【００４２】
以上の書込動作は、ホスト装置から書込動作停止の命令を受け取るまで繰り返される。ホスト装置から書込停止の命令が出されたときは、ホストインタフェース１０１はその命令を解読してコントローラ１０２に解読内容を出力する。コントローラ１０２は解読内容に基づき、フラッシュ制御回路１０７及びバッファ制御回路１０３の動作を停止させる。書込動作停止完了後、停止完了の信号をコントローラ１０２に返す。コントローラ１０２は受け取った停止完了信号に基づき、ホストインタフェース１０１を介してホスト装置に対して書込停止完了の返答を返す。
【００４３】
尚、上記では書込動作は、ホスト装置から書込開始アドレスを指定して、書込停止命令で書込動作を完了させる例で説明しているが、ホスト装置から書込開始アドレス及び書込データ数を指定しても、或いはホスト装置から書込開始アドレス及び書込終了アドレスを指定しても、同様の動作になることはいうまでもない。
【００４４】
尚、図１に示す構成では、フラッシュ型ＥＥＰＲＯＭの消去単位の容量を持つデータバッファ１０４〜１０６を１組しか設けていない。このため、図２（１）に示すデータバッファの動作におけるフラッシュ型ＥＥＰＲＯＭへの転送期間においては、ホスト装置を待機させておく必要がある。しかし、１つのフラッシュ型ＥＥＰＲＯＭに対してデータバッファを２組以上備えれば、ホスト装置は絶え間なくデータを転送することができる。
【００４５】
また、３ブロック未満のデータが転送された場合は、ホスト装置からの転送データのない区間に該当するフラッシュ型ＥＥＰＲＯＭへの書込動作を停止すればよい。
【００４６】
また、例えばフラッシュ型ＥＥＰＲＯＭ１０８の２ページ目のみのデータを更新したい場合、フラッシュ制御回路１０７は、フラッシュ型ＥＥＰＲＯＭ１０９及び１１０の書込動作を停止し、フラッシュ型ＥＥＰＲＯＭ１０８の１及び３ページ目を待避させるだけでよく、そのため待避処理時間は従来例のメモリカード装置に比べて短くて済む。
【００４７】
以上のように本実施の形態のメモリカード装置によれば、フラッシュ型ＥＥＰＲＯＭの消去単位の容量を持つデータバッファを、フラッシュ型ＥＥＰＲＯＭの少なくとも構成数、或いはその整数倍備えることで、ホスト装置を待機させることなくデータを転送することができる。また、１つのフラッシュ型ＥＥＰＲＯＭには、消去単位毎に独立にデータを書き込むことができるため、フラッシュ型ＥＥＰＲＯＭの消去単位未満のデータを書き込む場合、データ待避処理時間を短くすることができる。そのため、高速にデータ書込みが可能な大容量メモリカード装置を実現できる。
【００４８】
（実施の形態２）
次に本発明の実施の形態２におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。図３は本実施の形態によるメモリカード装置において、データバッファ１０４〜１０６の構成を示すブロック図である。ここでは、フラッシュ型ＥＥＰＲＯＭの消去単位を１ブロックとし、最小書込単位を１ページとし、１ブロックをＮ（Ｎは２以上の整数）ページとしている。
【００４９】
図３において、データバッファ１０４〜１０６は、１ブロック即ちＮページ分の記憶領域を有し、夫々の最小単位メモリ領域をメモリ３０１，３０２，・・・３０５とする。メモリ３０１は１ページ分の容量の１ページ目に対応し、メモリ３０２は１ページ分の容量の２ページ目に対応し、メモリ３０３は１ページ分の容量の３ページ目に対応し、メモリ３０４は１ページ分の容量の４ページ目に対応し、メモリ３０５は１ページ分の容量のＮページ目に対応する。メモリ３０１，３０２，３０３，３０４・・・３０５には、電源スイッチ３０６，３０７，３０８，３０９・・・３１０が夫々設けられている。これらの電源スイッチ３０６〜３１０は、図１のフラッシュ制御回路１０７により開閉制御される。
【００５０】
本実施の形態のフラッシュ制御回路１０７は、ホスト装置からのデータ転送量に基づき、データ記憶に用いる最小単位メモリ領域の個数を制御し、データ記憶に使用しない最小単位メモリ領域の電源を遮断する機能を有する。
【００５１】
このように構成された本実施の形態によるメモリカード装置の動作を説明する。基本的な動作は実施の形態１のメモリカード装置と同じであるため、ここでは相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送される読み書きするデータ量が１ブロック未満である場合、ホスト装置は扱うデータ量に応じて、使用する最小単位メモリ領域の数をメモリカード装置に命令する。コントローラ１０２はこの命令を解読し、フラッシュ制御回路１０７を介してメモリ数に応じて最小単位メモリ領域の電源スイッチを制御する。例えば、転送するデータが２ページ分であれば、ホスト装置は使用するメモリ数「２」をメモリカード装置に命令する。それを受けて、コントローラ１０２は、フラッシュ制御回路１０７を介して電源スイッチ３０６，３０７をオンに設定し、電源スイッチ３０８、３０９，・・・３１０をオフに設定する。これにより、データバッファ１０４〜１０６の消費電力は２／Ｎに減少する。
【００５２】
このような実施の形態のメモリカード装置によれば、フラッシュ型ＥＥＰＲＯＭの最小単位メモリ領域を、データバッファ内に複数個設け、最小単位メモリ領域のトータル容量をフラッシュ型ＥＥＰＲＯＭの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型ＥＥＰＲＯＭの少なくとも構成数、或いはその整数倍だけ備えるようにする。こうして、ホスト装置からの命令により、最小単位メモリ領域毎にデータバッファの動作を部分的に停止することで、省電力化が可能な大容量メモリカード装置を実現できる。
【００５３】
（実施の形態３）
次に本発明の実施の形態３におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。また図１に示すデータバッファ１０４〜１０６は、図３で示す構成を有するものとする。ここでも、フラッシュ型ＥＥＰＲＯＭの消去単位を１ブロックとし、最小書込単位を１ページとし、１ブロックをＮページとしている。
【００５４】
本実施の形態のフラッシュ制御回路１０７は、基準転送クロックの周波数に応じて、データ記憶に用いるデータバッファ１０４〜１０６の最小単位メモリ領域の個数を制御し、データ記憶に使用しない最小単位メモリ領域の電源を遮断する機能を有する。
【００５５】
図４は本実施の形態によるメモリカード装置において、データと転送クロックと関係を示す動作説明図である。本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータ、即ち読み書きするデータは、図４（５）の転送クロックに同期して行われる。ここでは、図４（１）〜（４）に示すようにデータバス幅が４ビットの場合を示している。転送クロックの１クロックで４ビットのデータが転送されるため、転送クロックの周波数から転送されるデータ量が特定できる。従って、図１のコントローラ１０２はホストインタフェース１０１で動作している転送クロックの周波数を検出して転送データ量を算出し、必要なデータバッファ容量を計算する。その計算結果に基づきフラッシュ制御回路１０７はデータバッファ１０４〜１０６の電源スイッチ３０６〜３１０を制御する。特にデータ量が１ブロック未満である場合は、データバッファ１０４〜１０６の消費電力は減少する。
【００５６】
このような実施の形態のメモリカード装置によれば、フラッシュ型ＥＥＰＲＯＭの最小単位メモリ領域をデータバッファ内に複数個設け、前記最小単位メモリ領域のトータル容量をフラッシュ型ＥＥＰＲＯＭの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型ＥＥＰＲＯＭの少なくとも構成数、或いはその整数倍だけ備えるようにする。そしてデータ転送用の転送クロックの周波数に応じて、最小単位メモリ領域の動作を所定数だけ停止することで、省電力化が可能な大容量のメモリカード装置を実現できる。
【００５７】
（実施の形態４）
次に本発明の実施の形態４におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同じである。また図１に示すデータバッファ１０４〜１０６は、図３で示す構成を有するものとする。ここでも、フラッシュ型ＥＥＰＲＯＭの消去単位を１ブロックとし、最小書込単位を１ページとし、１ブロックをＮページとしている。
【００５８】
本実施の形態のフラッシュ制御回路１０７は、ホスト装置からのデータ転送期間及び転送間隔を含むデータ転送レートに応じて、データバッファ１０４〜１０６のデータ記憶に用いる最小単位メモリ領域の個数を制御し、データ記憶に使用しない最小単位メモリ領域の電源を遮断する機能を有する。
【００５９】
図５は本実施の形態によるメモリカード装置において、ホスト装置からのデータの転送期間と転送間隔を示す動作説明図である。本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータは、図５に示すように転送間隔がＴｋであり、実際にデータを転送しているデータ転送期間がＴｔとする。このように、転送速度を重視しない状況も多々存在する。このような場合、実際にデータが転送される時間と転送クロック周波数とより、コントローラ１０２は転送されるデータ量を算出し、必要なデータバッファ容量を求めることができる。そして算出結果に基づいてフラッシュ制御回路１０７がデータバッファ１０４〜１０６の電源スイッチ３０６〜３１０を制御する。こうしてデータ転送期間中の消費電力を削減すると共に、データ転送されない時間もコントローラ１０２はデータ量を算出し、データが転送されていない期間は、データバッファ１０４〜１０６の電源スイッチ３０６〜３１０を全てオフとすることにより、データバッファ１０４〜１０６の消費電力をゼロにすることができる。
【００６０】
このような実施の形態のメモリカード装置によれば、フラッシュ型ＥＥＰＲＯＭの最小単位メモリ領域を、データバッファ内に複数個設け、最小単位メモリ領域のトータル容量をフラッシュ型ＥＥＰＲＯＭの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型ＥＥＰＲＯＭの少なくとも構成数、或いはその整数倍だけ備えるようにする。そしてデータ転送レート（データ転送期間及び転送間隔）に応じて、必要な期間のみ必要最小限のデータバッファを動作させることで、省電力化が可能な大容量のメモリカード装置を実現できる。
【００６１】
（実施の形態５）
次に本発明の実施の形態５におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。図６は本実施の形態によるメモリカード装置の動作説明図であり、（１）はホスト装置の処理を示し、（２）はメモリカード装置の処理を示す。
【００６２】
本実施の形態のフラッシュ制御回路１０７は、ホスト装置からデータ読出命令を受けた場合は、データバッファの容量分だけフラッシュ型ＥＥＰＲＯＭからデータを先読みしてデータバッファに格納し、データの先読後は少なくともデータバッファを動作させる機能を有する。
【００６３】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。このメモリカード装置は、データの読み出し時に特徴があるので、データ読み出し時の動作説明を行う。
【００６４】
ホスト装置からデータ読出命令を受けると、コントローラ１０２は図６（２）に示すように、フラッシュ制御回路１０７を制御してデータバッファ１０４〜１０６のメモリ容量分（３ブロック以上）、フラッシュ型ＥＥＰＲＯＭ１０８〜１１０からデータを先読みする。その後、ホストインタフェース１０１、バッファ制御回路１０３、データバッファ１０４〜１０６のみを活かして、他のブロックの動作を停止するか、少なくともフラッシュ型ＥＥＰＲＯＭの動作を停止する。このことにより省電力化を図る。そして、バッファ制御回路１０３は、図６（１）に示すように、ホストインタフェース１０１を介して、ホスト装置の要求に応じて、先読みしたデータをデータバッファ１０４〜１０６より取り出す。
【００６５】
また、バッファ制御回路１０３は、データバッファ１０４〜１０６に記憶されているデータ量が所定量以下になると、コントローラ１０２に信号を送る。それを受けてコントローラ１０２は動作を開始し、他のブロックの動作を再開させて、再びデータバッファ１０４〜１０６が一杯になるまでデータの先読みを行い、以降同様の動作を繰り返す。
【００６６】
このような実施の形態のメモリカード装置によれば、ホスト装置からデータ読出命令を受けると、フラッシュ型ＥＥＰＲＯＭよりデータをデータバッファの容量分先読みし、その後はホストインタフェース、バッファ制御回路及びデータバッファのみを動作させ、それ以外のブロックの動作を停止する。こうして、省電力化が可能なメモリカード装置を実現できる。
【００６７】
（実施の形態６）
次に本発明の実施の形態６におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。図７はデータ書込時における本実施の形態のメモリカード装置の動作シーケンスを示す説明図である。
【００６８】
本実施の形態のフラッシュ制御回路１０７は、複数個設けられたフラッシュ型ＥＥＰＲＯＭのうち、ホスト装置からの命令によって同時動作の個数を制御する機能を有する。尚、以下で述べる同時動作とは、フラッシュ型ＥＥＰＲＯＭにおいて、消費電力が大きくなるモード、即ち消去動作や書込動作が複数のフラッシュ型ＥＥＰＲＯＭで同時に行われることを意味する。
【００６９】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。図７（１）に示すように、ホスト装置とメモリカード装置間で転送されるデータ転送速度が低い場合、ホスト装置は扱うデータ転送速度に応じて同時に動作させるフラッシュ型ＥＥＰＲＯＭの個数を、メモリカード装置に命令するものとする。コントローラ１０２はこの命令を解読し、同時に動作するフラッシュ型ＥＥＰＲＯＭの個数を制御する。例えば、同時に動作するフラッシュ型ＥＥＰＲＯＭの個数が２個であれば、ホスト装置は同時動作させるフラッシュ型ＥＥＰＲＯＭの個数「２」をメモリカード装置に伝える。コントローラ１０２はこの命令を受け取り、書込動作であれば、図７（２）〜（４）に示すように消去、データ転送、書込動作のいずれかが同時に発生する期間を最大２個になるように制御する。こうしてフラッシュ型ＥＥＰＲＯＭが消費する電流量を抑え、とりわけ内部抵抗の高い電源、例えば電池を使用したときの省電力を実現することができる。
【００７０】
このような実施の形態のメモリカード装置によれば、複数のフラッシュ型ＥＥＰＲＯＭを備えた構成において、ホスト装置からの命令により同時動作のフラッシュ型ＥＥＰＲＯＭの個数を制御することで、消費電流を抑えて省電力化を図ることができる。特に内部抵抗が大きい電池からなる電源を使用しても、動作時間の長い大容量のメモリカード装置を実現できる。
【００７１】
（実施の形態７）
次に本発明の実施の形態７におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。また図１に示すデータバッファ１０４〜１０６は、図３で示す構成を有するものとする。
【００７２】
本実施の形態のフラッシュ制御回路１０７は、ホスト装置からの命令によって与えられたデータバッファの最小単位メモリ領域の組み合わせ、又は複数個設けられたフラッシュ型ＥＥＰＲＯＭの同時動作の個数を初期値データとし、メモリカード装置の動作終了時にフラッシュ型ＥＥＰＲＯＭに初期値データを記録し、メモリカード装置の次回動作時はホスト装置からの命令がなくともフラッシュ型ＥＥＰＲＯＭに記録された初期値データを用いて、データバッファ及びフラッシュ型ＥＥＰＲＯＭの同時動作の個数を制御する機能を有する。
【００７３】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータ量が１ブロック未満である場合、ホスト装置は扱うデータ量に応じて使用する最小単位メモリ領域の数をメモリカード装置に命令する。コントローラ１０２はこの命令を解読し、メモリ領域の数に応じて、フラッシュ制御回路１０７がデータバッファ１０４〜１０６の電源スイッチを制御する。例えば、転送するデータが２ページ分であれば、ホスト装置は使用する最小単位メモリ領域の数を「２」とし、メモリカード装置に命令する。これを受けて、コントローラ１０２は、図３の電源スイッチ３０６，３０７をオンに設定し、電源スイッチ３０８、３０９，・・・３１０をオフに設定するようフラッシュ制御回路１０７に指示する。これにより、例えばデータバッファ１０４の消費電力は２／Ｎに減少する。
【００７４】
それとは別に、図８に示すようにホスト装置から受け取った命令を解読し、最小単位メモリ領域の数をフラッシュ型ＥＥＰＲＯＭ１０８〜１１０の何れかのメモリ領域に記録する。記録する頻度は、ホスト装置から命令を受け取る毎に行うものとする。そして、メモリカード装置の電源を再投入した場合や、リセットした場合のように、メモリカード装置が初期化された際には、コントローラ１０２がフラッシュ制御回路１０７を制御して、フラッシュ型ＥＥＰＲＯＭの所定部分に記録している最小単位メモリ領域の数を読み出す。そして、電源スイッチ３０６〜３１０を制御して、前回ホスト装置から命令を受けた状態を再現する。
【００７５】
またホスト装置とメモリカード装置間で転送されるデータ転送速度が低い場合、ホスト装置は扱うデータ転送速度に応じて、同時に動作させるフラッシュ型ＥＥＰＲＯＭの個数をメモリカード装置に命令する。この命令を解読し、コントローラ１０２はその命令に応じて、同時に動作するフラッシュ型ＥＥＰＲＯＭの個数を制御する。例えば、同時に動作するフラッシュ型ＥＥＰＲＯＭの個数が２個であれば、ホスト装置は同時動作させるフラッシュ型ＥＥＰＲＯＭの個数「２」をメモリカード装置に命令する。それを受けて、コントローラ１０２は、書込動作であれば、図７に示すように、消去、データ転送、書込動作のいずれかが同時に発生する期間を最大２個になるように制御する。こうしてフラッシュ型ＥＥＰＲＯＭが消費する電流量を抑え、とりわけ内部抵抗の高い電源を使用したときの省電力を実現することができる。
【００７６】
上記動作とは別に、図８に示すように、ホスト装置から受け取った同時動作のフラッシュ型ＥＥＰＲＯＭの個数を、フラッシュ型ＥＥＰＲＯＭ１０８〜１１０の何れかの部分に記録する。記録する頻度は、ホスト装置から命令を受け取る毎に行うものとする。そして、メモリカード装置の電源を再投入した場合や、リセットした場合のように、メモリカード装置が初期化された際には、コントローラ１０２がフラッシュ制御回路１０７を制御して、フラッシュ型ＥＥＰＲＯＭの所定部分に記録した同時動作のフラッシュ型ＥＥＰＲＯＭの個数を読み出す。こうしてフラッシュ制御回路１０７を制御して、前回ホスト装置から命令を受けた状態を再現することができる。
【００７７】
このような実施の形態のメモリカード装置によれば、フラッシュ型ＥＥＰＲＯＭの最小書込単位の容量を持つ最小単位メモリ領域を、データバッファ内に複数個設け、最小単位メモリ領域のトータル容量をフラッシュ型ＥＥＰＲＯＭの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型ＥＥＰＲＯＭの少なくとも構成数、或いはその整数倍だけ備えるようにする。そして、ホスト装置からの命令により、最小単位メモリ領域の動作を停止することで、省電力化を図ることができる。またホスト装置からのデータバッファの最小単位メモリ領域の個数を、フラッシュ型ＥＥＰＲＯＭの所定領域に命令が来る度に記録し、電源再投入やリセット時等の初期化された際に、フラッシュ型ＥＥＰＲＯＭの所定領域から最小単位メモリ領域の個数を読み出すことにより、前回ホスト装置から命令を受けた状態を再現することができる。こうすると、一層の省電力化が可能なメモリカード装置を実現できる。
【００７８】
また、本実施の形態のメモリカード装置によれば、複数のフラッシュ型ＥＥＰＲＯＭを備えた構成において、ホスト装置からの命令により同時に動作させるフラッシュ型ＥＥＰＲＯＭの個数を制御することで、消費電流を抑えて省電力化を図ることができる。こうすると、内部抵抗が大きい電池からなる電源を使用しても、メモリカード装置を長時間動作させることができる。またホスト装置から同時動作のフラッシュ型ＥＥＰＲＯＭの個数の命令が来る度に、フラッシュ型ＥＥＰＲＯＭの所定領域にその個数を記録し、電源再投入やリセット時等の初期化された際に、フラッシュ型ＥＥＰＲＯＭの所定領域から同時動作のフラッシュ型ＥＥＰＲＯＭの個数を読み出し、前回ホスト装置から命令を受けた状態を再現することで、一層の省電力化が可能なメモリカード装置を実現できる。
【００７９】
（実施の形態８）
次に本発明の実施の形態８におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。図９はデータ書込時における本実施の形態のメモリカード装置の動作シーケンスを示す説明図である。
【００８０】
本実施の形態のフラッシュ制御回路１０７は、基準転送クロックの周波数に応じて、データ記憶に用いるフラッシュ型ＥＥＰＲＯＭの同時動作の個数を制御する機能を有する。
【００８１】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータは、図４に示すように転送クロックに同期して転送が行われる。ここでは、転送クロックの１クロックで４ビットのデータが転送されるため、転送クロックの周波数から転送されるデータ量が特定できる。従って、コントローラ１０２はホストインタフェース１０１で動作している転送クロックの周波数を検出して転送データ量を算出し、同時に動作させるフラッシュ型ＥＥＰＲＯＭの個数を算出することができる。その算出結果に基づきバッファ制御回路１０３及びフラッシュ制御回路１０７を制御する。
【００８２】
例えば書込動作であれば、図９（１）に示すように転送クロックが遅くて、ホスト装置からのデータ転送が遅い場合、コントローラ１０２は同時動作、ここでは消去動作のフラッシュ型ＥＥＰＲＯＭの個数が２個に設定しても、ホスト装置に対する待機状態がないと判断し、同時動作させるフラッシュ型ＥＥＰＲＯＭの個数を「２」と決定する。そして図９（２）〜（４）に示すように、消去、データ転送、書込動作のいずれかが同時に発生する期間が最大２個になるように制御を行う。こうしてフラッシュ型ＥＥＰＲＯＭが消費する電流量を抑え、とりわけ内部抵抗の高い電源を使用したときの省電力を実現することができる。
【００８３】
このような実施の形態のメモリカード装置によれば、複数のフラッシュ型ＥＥＰＲＯＭを備えた構成において、データ転送クロックの周波数に応じて同時動作のフラッシュ型ＥＥＰＲＯＭの個数を制御することで、消費電流を抑えて省電力化を図ることができる。このため内部抵抗が大きい電池からなる電源を使用しても、動作時間の長い大容量メモリカード装置を実現できる。
【００８４】
（実施の形態９）
次に本発明の実施の形態９におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。図１０はデータ書込時における本実施の形態のメモリカード装置の動作シーケンスを示す説明図である。
【００８５】
本実施の形態のフラッシュ制御回路１０７は、ホスト装置からのデータ転送期間及び転送間隔を含むデータ転送レートに応じて、データ記憶に用いるフラッシュ型ＥＥＰＲＯＭの同時動作の個数を制御する機能を有する。
【００８６】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータは、図１０（１）に示すように、転送間隔がＴｋで、実際にデータを転送しているデータ転送期間がＴｔである。このように、転送速度を重視しない状況も多々存在する。このような場合、コントローラ１０２は実際にデータが転送される時間と転送クロック周波数とより、転送されるデータ量を算出する。そしてフラッシュ型ＥＥＰＲＯＭ１０８〜１１０の消去、データ転送、書込みに要する時間を考慮して、同時動作させる個数を算出する。その算出結果に基づき、コントローラ１０２はバッファ制御回路１０３及びフラッシュ制御回路１０７を制御する。
【００８７】
例えば、書込動作であれば図１０（１）に示すように転送期間が短く、転送間隔が長い場合、同時に動作するフラッシュ型ＥＥＰＲＯＭの個数が２個でもホスト装置に対する待機状態がないと判断する。そしてコントローラ１０２は同時動作させるフラッシュ型ＥＥＰＲＯＭの個数を「２」と決定する。このようにすると、図１０（２）〜（４）に示すように、消去、データ転送、書込動作のいずれかが同時に発生する期間を最大２個になるように制御を行い、フラッシュ型ＥＥＰＲＯＭの消費電流量を抑える。こうすると、内部抵抗の高い電源を使用したときの省電力化を図ることができる。
【００８８】
このような実施の形態のメモリカード装置によれば、複数のフラッシュ型ＥＥＰＲＯＭを備えた構成において、データ転送レート、即ちデータ転送期間及び転送間隔に応じて、同時に動作させるフラッシュ型ＥＥＰＲＯＭの個数を制御することで、消費電流を抑えて省電力化を図ることができる。このため、内部抵抗が大きい電池からなる電源を使用しても、動作時間の長い大容量のメモリカード装置を実現できる。
【００８９】
【発明の効果】
請求項１記載の発明によれば、メモリカード装置に実装されているフラッシュ型ＥＥＰＲＯＭの個数分又はその整数倍だけのデータバッファを設けることにより、フラッシュ型ＥＥＰＲＯＭの待機時間を削減することができる。さらに、ホスト装置からの命令によりデータバッファのサイズを変えて動作させ、不要なバッファメモリは電源を切ることで、省電力を実現することができる。
【００９１】
請求項２記載の発明によれば、メモリカード装置に実装されているフラッシュ型ＥＥＰＲＯＭの個数分又はその整数倍だけのデータバッファを設けることにより、フラッシュ型ＥＥＰＲＯＭの待機時間を削減することができる。さらに、ホスト装置からの供給されるクロック信号の周波数により、データバッファのサイズを変えて動作させ、不要なバッファメモリは電源を切ることで、省電力を実現することができる。
【００９２】
請求項３記載の発明によれば、メモリカード装置に実装されているフラッシュ型ＥＥＰＲＯＭの個数分又はその整数倍だけのデータバッファを設けることにより、フラッシュ型ＥＥＰＲＯＭの待機時間を削減することができる。さらに、ホスト装置からのデータ転送レート（データ転送期間及び転送間隔）に応じて、データバッファのサイズを変えて動作させ、不要なバッファメモリは電源を切ることで、省電力を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるメモリカード装置の構成を示すブロック図である。
【図２】実施の形態１におけるメモリカード装置の動作シーケンスを示す説明図である。
【図３】本発明の実施の形態２によるメモリカード装置において、データバッファの構成を示す説明図である。
【図４】本発明の実施の形態３によるメモリカード装置の動作説明図である。
【図５】本発明の実施の形態４によるメモリカード装置の動作説明図である。
【図６】本発明の実施の形態５によるメモリカード装置の動作説明図である。
【図７】本発明の実施の形態６によるメモリカード装置の動作説明図である。
【図８】本発明の実施の形態７によるメモリカード装置の動作説明図である。
【図９】本発明の実施の形態８によるメモリカード装置の動作説明図である。
【図１０】本発明の実施の形態９によるメモリカード装置の動作説明図である。
【図１１】従来のメモリカード装置の構成を示すブロック図である。
【図１２】従来のメモリカード装置の動作説明図である。
【符号の説明】
１０１ ホストインタフェース
１０２ コントローラ
１０３ バッファ制御回路
１０４，１０５，１０６ データバッファ
１０７ フラッシュ制御回路
１０８，１０９，１１０ フラッシュ型ＥＥＰＲＯＭ
【発明の属する技術分野】
本発明は、メモリカード装置に係わり、特にフラッシュ型ＥＥＰＲＯＭを用いたメモリカードのデータの読み出し、書き込みの際の省電力化に関するものである。
【０００２】
【従来の技術】
フラッシュ型ＥＥＰＲＯＭを用いたメモリカード装置は、データ保持用の電源が不要であるため、ＳＲＡＭやＤＲＡＭを用いたメモリカード装置に替わる新しいメモリカード装置として使われるようになった。例えば、特開平８−２２１３１２号号公報にそのメモリカード装置の記載がある。
【０００３】
図１１は従来のメモリカード装置の構成例を示すブロック図であり、図１２はその動作説明図である。このメモリカード装置１１０１は、複数のフラッシュ型ＥＥＰＲＯＭ１１０２（１１０２ａ，１１０２ｂ，１１０２ｃ）、ホストインタフェースコントローラ１１０３、ホストインタフェース１１０４、アクセスコントローラ１１０５、複数のデータバッファ１１０７（１１０７ａ，１１０７ｂ）、バッファ切替回路１１１２を含んで構成される。
【０００４】
フラッシュ型ＥＥＰＲＯＭ１１０２では、書き込みや消去を行う際に、扱うデータ量に最低単位が定まっており、その単位分のデータが一括して扱われる。以下の説明では、消去単位が書込単位の３倍の大きさを持つものとして説明する。
【０００５】
図１１において、ホストインタフェースコントローラ１１０３は、ホストインタフェース１１０４を介して図示しないホストＣＰＵなどから送られる命令やアドレスを受け取り、アクセスコントローラ１１０５にセットしたり、ホストＣＰＵに対して読み出しデータを出力するものである。アクセスコントローラ１１０５はホストインタフェースコントローラ１１０３を介して与えられたアドレスや命令を解読して、フラッシュ型ＥＥＰＲＯＭ１１０２の読み書きを制御するものである。アクセスコントローラ１１０５内のアドレス変換回路１１０６は、フラッシュ型ＥＥＰＲＯＭ１１０２に対して同時にデータを読み書きするためにアドレスの変換を行うものである。
【０００６】
データバッファ１１０７は、ホストインタフェースコントローラ１１０３を通して読み込んだデータを一時的に記憶するものである。選択信号１１０８（１１０８ａ，１１０８ｂ，１１０８ｃ）はフラッシュ型ＥＥＰＲＯＭ１１０２を選択制御するため、アクセスコントローラ１１０５から出力される信号である。バッファ切替回路１１１２は２つのデータバッファ１１０７ａと１１０７ｂをアクセスコントローラ１１０５の指示によって切り替えるものである。ホストＣＰＵからフラッシュ型ＥＥＰＲＯＭ１１０２にデータを書き込む場合、ホストＣＰＵはホストインタフェース１１０４を通してホストインタフェースコントローラ１１０３に対して書込アドレスと、書込データ量、書込命令を夫々与える。そうするとホストインタフェースコントローラ１１０３は、書込アドレス、書込データ量、書込命令を夫々アクセスコントローラ１１０５にセットする。
【０００７】
アクセスコントローラ１１０５はセットされた命令を解析し、書き込み動作を行う前に、フラッシュ型ＥＥＰＲＯＭ１１０２ａ〜１１０２ｃの書き込むべきアドレスに位置する旧データを消去単位分消去する。この間に、データバッファ１１０７ａとデータバッファ１１０７ｂには、図１２の（１），（２）に示すように、ホストインタフェースコントローラ１１０３を通して書込データがセットされる。そしてフラッシュ型ＥＥＰＲＯＭ１１０２の消去終了を待って、アクセスコントローラ１１０５は書込アドレスをアドレス変換回路１１０６にセットして選択信号１１０８を出力する。
【０００８】
次にアクセスコントローラ１１０５はバッファ切替回路１１１２を制御し、データバス１１１１がデータバッファ１１０７ａに、データバス１１１０がデータバッファ１１０７ｂに接続されるようにする。そして図１２（１），（３）に示すように、アクセスコントローラ１１０５の制御動作により、データバッファ１１０７ａからフラッシュ型ＥＥＰＲＯＭ１１０２ａにデータの転送が行われ、転送終了後に書込命令が発行される。これによりフラッシュ型ＥＥＰＲＯＭ１１０２ａに対してデータの書込動作が開始される。
【０００９】
次にアクセスコントローラ１１０５はバッファ切替回路１１１２を制御し、データバス１１１０がデータバッファ１１０７ａに、データバス１１１１がデータバッファ１１０７ｂに接続されるようにする。そして図１２（２），（４）に示すように、アクセスコントローラ１１０５の制御動作により、データバッファ１１０７ｂからフラッシュ型ＥＥＰＲＯＭ１１０２ｂにデータ転送が行われ、転送終了後に書込命令が発行される。これによりフラッシュ型ＥＥＰＲＯＭ１１０２ｂに対してデータの書込動作が開始される。このとき、同時にホストインタフェースコントローラ１１０３は、ホストインタフェース１１０４を通して次の書込データをデータバッファ１１０７ａに書き込む。これらの動作を繰り返すことにより、図１２（３）〜（５）に示すように、消去したブロックすべてに待機時間を発生させることなく、フラッシュ型ＥＥＰＲＯＭ１１０２ａ〜１１０２ｃに対してデータを書き込むことができる。
【００１０】
この従来例では、メモリカード装置において、データバッファ１１０７を複数個にし、夫々のデータバッファ１１０７をアクセスコントローラ１１０５の制御により切り替えるため、バッファ切替回路１１１２を設けたところに特徴がある。夫々のフラッシュ型ＥＥＰＲＯＭ１１０２で一回だけ消去動作を行ったときに確保できる書込容量をＮとすると、１つのデータバッファ１１０７がＮ以上容量を持つことができない場合でも、夫々のデータバッファ１１０７がバッファ切替回路１１１２によって交互に切り替わることにより、ホストＣＰＵからのデータの読み込みと、データバッファ１１０７からフラッシュ型ＥＥＰＲＯＭ１１０２へのデータの書き込みを同時に行うため、消去待ち以外の待機時間が発生しないこととなる。このように、データバッファ１１０７の容量を十分に確保できない場合でも、データの書き込み速度が低下せず、更にデータバッファ１１０７の容量を小さくでき、回路規模を削減できるという特徴があった。
【００１１】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、以下に示す問題点を有していた。即ち、フラッシュ型ＥＥＰＲＯＭの消去単位Ｎ未満のデータを書き込む場合、例えば、フラッシュ型ＥＥＰＲＯＭ１１０２ａの第２番目の書込単位エリアに対して、ホストＣＰＵから送られてきた新規データを書き込む場合、フラッシュ型ＥＥＰＲＯＭは原理的に上書きが不可能なため、消去済みのエリアにデータを書き込む必要がある。そのため、データの書き換えを行わないフラッシュ型ＥＥＰＲＯＭ１１０２ａの第１及び第３の書込単位エリアに書き込まれているデータ、並びにフラッシュ型ＥＥＰＲＯＭ１１０２ｂ及び１１０２ｃの書き込まれているデータを消去単位に一度読み出し、消去済みの他のエリアと相対関係を保ったままデータを待避し、且つ書き換えるエリアには新規データを書き込む必要が発生する。そのため、このようなデータ待避処理に時間を要し、ホストＣＰＵからのデータ転送を一旦待機させる必要が生じるという問題点があった。
【００１２】
また、データバッファの容量より小さなデータがホストＣＰＵから送られてきた場合、その余分なバッファに無駄な消費電力が発生するという問題点もあった。
【００１３】
また、複数のフラッシュ型ＥＥＰＲＯＭに対して、同時にデータの読み書きの動作をさせると、並列動作に伴い大きなピーク電流が生じる。このため、携帯用機器に用いられるメモリカード装置において、電池の消耗が早くなるという問題点も有していた。
【００１４】
本発明は上記従来の問題点を解決するもので、複数個のフラッシュ型ＥＥＰＲＯＭの各々に対してデータバッファを対応させることで、フラッシュ型ＥＥＰＲＯＭ間で待機時間が異なることのないメモリカード装置を実現することを目的とする。
【００１５】
また本発明は、フラッシュ型ＥＥＰＲＯＭの消去単位より小さな単位のデータを書き込む際も、待避処理時間を少なくできるメモリカード装置を実現することを目的とする。
【００１６】
また本発明は、データバッファをフラッシュ型ＥＥＰＲＯＭのページサイズと同容量のメモリを最小単位として構成することで、小さなデータがホスト装置より送られてきた場合、余分なメモリの動作を停止させることで、省電力を可能とするメモリカード装置を実現することを目的とする。
【００１７】
また本発明は、ホスト装置のデータ転送量に応じて同時に動作するフラッシュ型ＥＥＰＲＯＭの個数を制御することで、ピーク電流を削減できるメモリカード装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本願の請求項１の発明は、外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するＰ個（Ｐは２以上）のフラッシュ型ＥＥＰＲＯＭと、前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型ＥＥＰＲＯＭの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型ＥＥＰＲＯＭから読み出されたデータを一時的に記憶するＱ個（ＱはＰの整数倍）のデータバッファと、を備え、前記Ｑ個のデータバッファの各々は、前記フラッシュ型ＥＥＰＲＯＭに対する書込単位としての最小単位メモリ領域をＮ個（Ｎは２以上）有し、前記Ｎ個の最小単位メモリ領域の総容量が、前記フラッシュ型ＥＥＰＲＯＭのデータ消去単位に等しいことを特徴とし、前記Ｐ個のフラッシュ型ＥＥＰＲＯＭは、各々等しい数の前記データバッファに対応し、前記フラッシュ制御手段は、前記ホスト装置からのデータ転送量に基づき、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするものである。
【００１９】
本願の請求項２の発明は、外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するＰ個（Ｐは２以上）のフラッシュ型ＥＥＰＲＯＭと、前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型ＥＥＰＲＯＭの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型ＥＥＰＲＯＭから読み出されたデータを一時的に記憶するＱ個（ＱはＰの整数倍）のデータバッファと、を備え、前記Ｑ個のデータバッファの各々は、前記フラッシュ型ＥＥＰＲＯＭに対する書込単位としての最小単位メモリ領域をＮ個（Ｎは２以上）有し、前記Ｎ個の最小単位メモリ領域の総容量が、前記フラッシュ型ＥＥＰＲＯＭのデータ消去単位に等しいことを特徴とし、前記Ｐ個のフラッシュ型ＥＥＰＲＯＭは、各々等しい数の前記データバッファに対応し、前記ホスト装置と前記メモリカード装置とのデータ転送は、基準転送クロックに同期して行われ、前記フラッシュ制御手段は、前記基準転送クロックの周波数に応じて、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするものである。
【００２０】
本願の請求項３の発明は、外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するＰ個（Ｐは２以上）のフラッシュ型ＥＥＰＲＯＭと、前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型ＥＥＰＲＯＭの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型ＥＥＰＲＯＭから読み出されたデータを一時的に記憶するＱ個（ＱはＰの整数倍）のデータバッファと、を備え、前記Ｑ個のデータバッファの各々は、前記フラッシュ型ＥＥＰＲＯＭに対する書込単位としての最小単位メモリ領域をＮ個（Ｎは２以上）有し、前記Ｎ個の最小単位メモリ領域の総容量が、前記フラッシュ型ＥＥＰＲＯＭのデータ消去単位に等しいことを特徴とし、前記Ｐ個のフラッシュ型ＥＥＰＲＯＭは、各々等しい数の前記データバッファに対応し、前記ホスト装置と前記メモリカード装置とのデータ転送は、基準転送クロックに同期して行われ、前記フラッシュ制御手段は、前記ホスト装置からのデータ転送期間及び転送間隔を含むデータ転送レートに応じて、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするものである。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態におけるメモリカード装置について、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１におけるメモリカード装置の構成を示すブロック図である。このメモリカード装置は、ホストインタフェース１０１、コントローラ１０２、バッファ制御回路１０３、データバッファ１０４，１０５，１０６、フラッシュ制御回路１０７、フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０を含んで構成される。
【００２８】
ホストインタフェース１０１は、外部のホスト装置と制御信号及びデータを送受信するインタフェースである。フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０は、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するＲＯＭである。一般的にはＰ個のフラッシュ型ＥＥＰＲＯＭが設けられるものとする。フラッシュ制御回路１０７は、ホストインタフェース１０１を介して入力される制御信号及びアドレスに応じて、フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の所定のデータ領域における読出動作、書込動作、及び消去動作を制御するものである。データバッファ１０４，１０５，１０６は、ホストインタフェース１０１を介してホスト装置とデータを入出力し、ホスト装置から入力されるデータ、又はフラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０から読み出されたデータを一時的に記憶するものである。一般的にはＱ個（ＱはＰの整数倍）のデータバッファが設けられる。
【００２９】
本発明のメモリカード装置では、データバッファは、フラッシュ型ＥＥＰＲＯＭに対する書込単位としての最小単位メモリ領域をＮ個有し、Ｎ個の最小単位メモリ領域の総容量が、フラッシュ型ＥＥＰＲＯＭのデータ消去単位に等しいことを特徴とする。
【００３０】
このように構成された本実施の形態によるメモリカード装置において、待機状態を解消する動作について説明する。図２は本実施の形態のメモリカード装置において、ホスト装置から送信されてきたデータを、フラッシュ型ＥＥＰＲＯＭ１０８〜１１０に書き込む場合の動作を示す説明図である。
【００３１】
このメモリカード装置は、ホスト装置からの命令に従って、ホスト装置から送られてきたデータをフラッシュ型ＥＥＰＲＯＭに書き込む機能と、フラッシュ型ＥＥＰＲＯＭから読み出したデータをホスト装置に出力する機能と、フラッシュ型ＥＥＰＲＯＭの所定の領域内のデータを消去する機能を有する。
【００３２】
ホスト装置から入力される命令（読出、書込、消去）、アドレス（データ格納アドレス）、書込データは、ホストインタフェース１０１を介してメモリカード装置に入力される。またメモリカード装置から読み出された読出データは、ホストインタフェース１０１を介してホスト装置に出力される。ホストインタフェース１０１はホスト装置から入力された命令及びアドレスを解読し、コントローラ１０２に解読内容を伝える。
【００３３】
バッファ制御回路１０３は、ホストインタフェース１０１及びコントローラ１０２の制御信号に基づき、データバッファ１０４，１０５，１０６を制御し、ホストインタフェース１０１を介してデータを入出力する。データバッファ１０４はフラッシュ型ＥＥＰＲＯＭ１０８への書込データ、又はフラッシュ型ＥＥＰＲＯＭ１０８からの読出データを一時的に記憶する。データバッファ１０５はフラッシュ型ＥＥＰＲＯＭ１０９への書込データ、又はフラッシュ型ＥＥＰＲＯＭ１０９からの読出データを一時的に記憶する。データバッファ１０６はフラッシュ型ＥＥＰＲＯＭ１１０への書込データ、又はフラッシュ型ＥＥＰＲＯＭ１１０からの読出データを一時的に記憶する。
【００３４】
そして、フラッシュ制御回路１０７は、コントローラ１０２の指示に従って、データバッファ１０４，１０５，１０６のデータを読み出し、フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０に夫々書き込む。またフラッシュ制御回路１０７は、フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０からデータを読み出し、読出データをデータバッファ１０４，１０５，１０６に夫々出力する。更にフラッシュ制御回路１０７は、フラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の所定エリアに書き込まれているデータを消去する動作も行う。
【００３５】
次に、メモリカード装置の動作を、消去、読み出し、書き込みの各場合に分けて説明する。まず、消去動作を説明する。ホスト装置から、消去命令と消去エリアを指定するアドレスが送られてくると、ホストインタフェース１０１はその命令及びアドレスを解読し、コントローラ１０２に解読内容を出力する。コントローラ１０２は解読内容に基づき、フラッシュ制御回路１０７を動作させる。フラッシュ制御回路１０７はコントローラ１０２の命令に従い、消去アドレスに該当するフラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の何れかの所定のエリアのデータを消去し、消去完了後、消去完了の信号をコントローラ１０２に返す。コントローラ１０２は受け取った消去完了信号に基づき、ホストインタフェース１０１を介してホスト装置に対して消去完了の返答を返す。この場合のフラッシュ型ＥＥＰＲＯＭは、図２の（２）〜（４）に示す消去の状態にある。
【００３６】
次に、読出動作を説明する。ホスト装置から読出命令と読出開始アドレスが送られてくると、ホストインタフェース１０１はその命令及びアドレスを解読してコントローラ１０２に解読内容を出力する。コントローラ１０２は解読内容に基づき、フラッシュ制御回路１０７を動作させる。フラッシュ制御回路１０７はコントローラ１０２の命令に従い、読出開始アドレスに該当するフラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の何れかの所定のアドレスからデータを読み出し、該当するデータバッファ１０４，１０５，１０６の何れかにデータを出力する。尚、データバッファ１０４，１０５，１０６は、読出命令を受け取った段階で、データ内容を初期化しているものとする。
【００３７】
バッファ制御回路１０３は、データバッファ１０４〜１０６からデータを読み出し、ホストインタフェース１０１を介して読出データをホスト装置に返す。以上の読み出し動作は、ホスト装置から読出動作停止の命令を受け取るまで繰り返される。ホスト装置から読出停止命令が出されたときは、ホストインタフェース１０１はその命令を解読してコントローラ１０２に解読内容を出力する。コントローラ１０２は解読内容に基づき、フラッシュ制御回路１０７及びバッファ制御回路１０３の動作を停止させる。読出動作の停止完了後、停止完了の信号をコントローラ１０２に返す。コントローラ１０２は受け取った停止完了信号に基づき、ホストインタフェース１０１を介してホスト装置に対して読出停止完了の返答を返す。
【００３８】
尚、上記では読出動作は、ホスト装置から読出開始アドレスを指定して、読出停止命令で読出動作を完了させる例で説明したが、ホスト装置から読出開始アドレス及び読出データ数を指定しても、或いはホスト装置から読出開始アドレス及び読出終了アドレスを指定しても、同様な動作になることはいうまでもない。
【００３９】
次に、書込動作を説明する。ホスト装置から、書込命令と書込開始のアドレス及びデータが送られてくると、ホストインタフェース１０１はその命令及びアドレスを解読してコントローラ１０２に解読内容を出力する。コントローラ１０２は解読内容に基づき、フラッシュ制御回路１０７を動作させる。フラッシュ制御回路１０７はコントローラ１０２の命令に従い、書込開始アドレスに該当するフラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の何れかに対応した所定のアドレスからデータをデータバッファ１０４，１０５，１０６に書込み、ホスト装置から書込停止命令が来るまで書込みを続ける。
【００４０】
書込動作を図２を用いてより詳細に説明する。フラッシュ型ＥＥＰＲＯＭは原理上重ね書きができない。例えばＮＡＮＤ構成のフラッシュ型ＥＥＰＲＯＭでは、データを書き込む前に一度データを消去して書込対象エリア内のデータを「１」にし、その後新規のデータを書き込むようにしている。また、消去される最小単位及び書込単位も決まっている。ここで、消去単位をブロックとし、最小書込単位をページとし、１ブロックを３ページとして説明する。ホスト装置から書込命令が来ると、図２の（２）〜（４）の左部分に示すように、消去動作をフラッシュ型ＥＥＰＲＯＭ１０８，１０９，１１０の全てについて同時に行う。その間に、ホスト装置からは転送されるデータは、図２（１）に示すように、バッファ制御回路１０３の制御によってデータバッファ１０４に記憶され、データバッファ１０４が一杯になれば次にデータバッファ１０５へ、続いてデータバッファ１０６に記憶される。尚、データバッファは書込命令を受け取った段階でデータ内容が初期化されているものとする。
【００４１】
消去動作が完了すると、１ページ毎にデータバッファからデータをフラッシュ型ＥＥＰＲＯＭに転送し、データの書き込みを行う。その場合、データバッファ１０４に記憶されているデータはフラッシュ型ＥＥＰＲＯＭ１０８に書き込まれ、同様にデータバッファ１０５に記憶されているデータはフラッシュ型ＥＥＰＲＯＭ１０９に書き込まれ、データバッファ１０６に記憶されているデータはフラッシュ型ＥＥＰＲＯＭ１１０に書き込まれる。図２では、ホスト装置からのデータ転送時間がフラッシュ型ＥＥＰＲＯＭの消去時間よりも短い場合を示している。既にデータバッファ１０４〜１０６にはホスト装置からのデータが蓄積されているため、３個のフラッシュ型ＥＥＰＲＯＭ１０８〜１１０は同時にデータの書き込みを行うことができる。
【００４２】
以上の書込動作は、ホスト装置から書込動作停止の命令を受け取るまで繰り返される。ホスト装置から書込停止の命令が出されたときは、ホストインタフェース１０１はその命令を解読してコントローラ１０２に解読内容を出力する。コントローラ１０２は解読内容に基づき、フラッシュ制御回路１０７及びバッファ制御回路１０３の動作を停止させる。書込動作停止完了後、停止完了の信号をコントローラ１０２に返す。コントローラ１０２は受け取った停止完了信号に基づき、ホストインタフェース１０１を介してホスト装置に対して書込停止完了の返答を返す。
【００４３】
尚、上記では書込動作は、ホスト装置から書込開始アドレスを指定して、書込停止命令で書込動作を完了させる例で説明しているが、ホスト装置から書込開始アドレス及び書込データ数を指定しても、或いはホスト装置から書込開始アドレス及び書込終了アドレスを指定しても、同様の動作になることはいうまでもない。
【００４４】
尚、図１に示す構成では、フラッシュ型ＥＥＰＲＯＭの消去単位の容量を持つデータバッファ１０４〜１０６を１組しか設けていない。このため、図２（１）に示すデータバッファの動作におけるフラッシュ型ＥＥＰＲＯＭへの転送期間においては、ホスト装置を待機させておく必要がある。しかし、１つのフラッシュ型ＥＥＰＲＯＭに対してデータバッファを２組以上備えれば、ホスト装置は絶え間なくデータを転送することができる。
【００４５】
また、３ブロック未満のデータが転送された場合は、ホスト装置からの転送データのない区間に該当するフラッシュ型ＥＥＰＲＯＭへの書込動作を停止すればよい。
【００４６】
また、例えばフラッシュ型ＥＥＰＲＯＭ１０８の２ページ目のみのデータを更新したい場合、フラッシュ制御回路１０７は、フラッシュ型ＥＥＰＲＯＭ１０９及び１１０の書込動作を停止し、フラッシュ型ＥＥＰＲＯＭ１０８の１及び３ページ目を待避させるだけでよく、そのため待避処理時間は従来例のメモリカード装置に比べて短くて済む。
【００４７】
以上のように本実施の形態のメモリカード装置によれば、フラッシュ型ＥＥＰＲＯＭの消去単位の容量を持つデータバッファを、フラッシュ型ＥＥＰＲＯＭの少なくとも構成数、或いはその整数倍備えることで、ホスト装置を待機させることなくデータを転送することができる。また、１つのフラッシュ型ＥＥＰＲＯＭには、消去単位毎に独立にデータを書き込むことができるため、フラッシュ型ＥＥＰＲＯＭの消去単位未満のデータを書き込む場合、データ待避処理時間を短くすることができる。そのため、高速にデータ書込みが可能な大容量メモリカード装置を実現できる。
【００４８】
（実施の形態２）
次に本発明の実施の形態２におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。図３は本実施の形態によるメモリカード装置において、データバッファ１０４〜１０６の構成を示すブロック図である。ここでは、フラッシュ型ＥＥＰＲＯＭの消去単位を１ブロックとし、最小書込単位を１ページとし、１ブロックをＮ（Ｎは２以上の整数）ページとしている。
【００４９】
図３において、データバッファ１０４〜１０６は、１ブロック即ちＮページ分の記憶領域を有し、夫々の最小単位メモリ領域をメモリ３０１，３０２，・・・３０５とする。メモリ３０１は１ページ分の容量の１ページ目に対応し、メモリ３０２は１ページ分の容量の２ページ目に対応し、メモリ３０３は１ページ分の容量の３ページ目に対応し、メモリ３０４は１ページ分の容量の４ページ目に対応し、メモリ３０５は１ページ分の容量のＮページ目に対応する。メモリ３０１，３０２，３０３，３０４・・・３０５には、電源スイッチ３０６，３０７，３０８，３０９・・・３１０が夫々設けられている。これらの電源スイッチ３０６〜３１０は、図１のフラッシュ制御回路１０７により開閉制御される。
【００５０】
本実施の形態のフラッシュ制御回路１０７は、ホスト装置からのデータ転送量に基づき、データ記憶に用いる最小単位メモリ領域の個数を制御し、データ記憶に使用しない最小単位メモリ領域の電源を遮断する機能を有する。
【００５１】
このように構成された本実施の形態によるメモリカード装置の動作を説明する。基本的な動作は実施の形態１のメモリカード装置と同じであるため、ここでは相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送される読み書きするデータ量が１ブロック未満である場合、ホスト装置は扱うデータ量に応じて、使用する最小単位メモリ領域の数をメモリカード装置に命令する。コントローラ１０２はこの命令を解読し、フラッシュ制御回路１０７を介してメモリ数に応じて最小単位メモリ領域の電源スイッチを制御する。例えば、転送するデータが２ページ分であれば、ホスト装置は使用するメモリ数「２」をメモリカード装置に命令する。それを受けて、コントローラ１０２は、フラッシュ制御回路１０７を介して電源スイッチ３０６，３０７をオンに設定し、電源スイッチ３０８、３０９，・・・３１０をオフに設定する。これにより、データバッファ１０４〜１０６の消費電力は２／Ｎに減少する。
【００５２】
このような実施の形態のメモリカード装置によれば、フラッシュ型ＥＥＰＲＯＭの最小単位メモリ領域を、データバッファ内に複数個設け、最小単位メモリ領域のトータル容量をフラッシュ型ＥＥＰＲＯＭの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型ＥＥＰＲＯＭの少なくとも構成数、或いはその整数倍だけ備えるようにする。こうして、ホスト装置からの命令により、最小単位メモリ領域毎にデータバッファの動作を部分的に停止することで、省電力化が可能な大容量メモリカード装置を実現できる。
【００５３】
（実施の形態３）
次に本発明の実施の形態３におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。また図１に示すデータバッファ１０４〜１０６は、図３で示す構成を有するものとする。ここでも、フラッシュ型ＥＥＰＲＯＭの消去単位を１ブロックとし、最小書込単位を１ページとし、１ブロックをＮページとしている。
【００５４】
本実施の形態のフラッシュ制御回路１０７は、基準転送クロックの周波数に応じて、データ記憶に用いるデータバッファ１０４〜１０６の最小単位メモリ領域の個数を制御し、データ記憶に使用しない最小単位メモリ領域の電源を遮断する機能を有する。
【００５５】
図４は本実施の形態によるメモリカード装置において、データと転送クロックと関係を示す動作説明図である。本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータ、即ち読み書きするデータは、図４（５）の転送クロックに同期して行われる。ここでは、図４（１）〜（４）に示すようにデータバス幅が４ビットの場合を示している。転送クロックの１クロックで４ビットのデータが転送されるため、転送クロックの周波数から転送されるデータ量が特定できる。従って、図１のコントローラ１０２はホストインタフェース１０１で動作している転送クロックの周波数を検出して転送データ量を算出し、必要なデータバッファ容量を計算する。その計算結果に基づきフラッシュ制御回路１０７はデータバッファ１０４〜１０６の電源スイッチ３０６〜３１０を制御する。特にデータ量が１ブロック未満である場合は、データバッファ１０４〜１０６の消費電力は減少する。
【００５６】
このような実施の形態のメモリカード装置によれば、フラッシュ型ＥＥＰＲＯＭの最小単位メモリ領域をデータバッファ内に複数個設け、前記最小単位メモリ領域のトータル容量をフラッシュ型ＥＥＰＲＯＭの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型ＥＥＰＲＯＭの少なくとも構成数、或いはその整数倍だけ備えるようにする。そしてデータ転送用の転送クロックの周波数に応じて、最小単位メモリ領域の動作を所定数だけ停止することで、省電力化が可能な大容量のメモリカード装置を実現できる。
【００５７】
（実施の形態４）
次に本発明の実施の形態４におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同じである。また図１に示すデータバッファ１０４〜１０６は、図３で示す構成を有するものとする。ここでも、フラッシュ型ＥＥＰＲＯＭの消去単位を１ブロックとし、最小書込単位を１ページとし、１ブロックをＮページとしている。
【００５８】
本実施の形態のフラッシュ制御回路１０７は、ホスト装置からのデータ転送期間及び転送間隔を含むデータ転送レートに応じて、データバッファ１０４〜１０６のデータ記憶に用いる最小単位メモリ領域の個数を制御し、データ記憶に使用しない最小単位メモリ領域の電源を遮断する機能を有する。
【００５９】
図５は本実施の形態によるメモリカード装置において、ホスト装置からのデータの転送期間と転送間隔を示す動作説明図である。本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータは、図５に示すように転送間隔がＴｋであり、実際にデータを転送しているデータ転送期間がＴｔとする。このように、転送速度を重視しない状況も多々存在する。このような場合、実際にデータが転送される時間と転送クロック周波数とより、コントローラ１０２は転送されるデータ量を算出し、必要なデータバッファ容量を求めることができる。そして算出結果に基づいてフラッシュ制御回路１０７がデータバッファ１０４〜１０６の電源スイッチ３０６〜３１０を制御する。こうしてデータ転送期間中の消費電力を削減すると共に、データ転送されない時間もコントローラ１０２はデータ量を算出し、データが転送されていない期間は、データバッファ１０４〜１０６の電源スイッチ３０６〜３１０を全てオフとすることにより、データバッファ１０４〜１０６の消費電力をゼロにすることができる。
【００６０】
このような実施の形態のメモリカード装置によれば、フラッシュ型ＥＥＰＲＯＭの最小単位メモリ領域を、データバッファ内に複数個設け、最小単位メモリ領域のトータル容量をフラッシュ型ＥＥＰＲＯＭの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型ＥＥＰＲＯＭの少なくとも構成数、或いはその整数倍だけ備えるようにする。そしてデータ転送レート（データ転送期間及び転送間隔）に応じて、必要な期間のみ必要最小限のデータバッファを動作させることで、省電力化が可能な大容量のメモリカード装置を実現できる。
【００６１】
（実施の形態５）
次に本発明の実施の形態５におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。図６は本実施の形態によるメモリカード装置の動作説明図であり、（１）はホスト装置の処理を示し、（２）はメモリカード装置の処理を示す。
【００６２】
本実施の形態のフラッシュ制御回路１０７は、ホスト装置からデータ読出命令を受けた場合は、データバッファの容量分だけフラッシュ型ＥＥＰＲＯＭからデータを先読みしてデータバッファに格納し、データの先読後は少なくともデータバッファを動作させる機能を有する。
【００６３】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。このメモリカード装置は、データの読み出し時に特徴があるので、データ読み出し時の動作説明を行う。
【００６４】
ホスト装置からデータ読出命令を受けると、コントローラ１０２は図６（２）に示すように、フラッシュ制御回路１０７を制御してデータバッファ１０４〜１０６のメモリ容量分（３ブロック以上）、フラッシュ型ＥＥＰＲＯＭ１０８〜１１０からデータを先読みする。その後、ホストインタフェース１０１、バッファ制御回路１０３、データバッファ１０４〜１０６のみを活かして、他のブロックの動作を停止するか、少なくともフラッシュ型ＥＥＰＲＯＭの動作を停止する。このことにより省電力化を図る。そして、バッファ制御回路１０３は、図６（１）に示すように、ホストインタフェース１０１を介して、ホスト装置の要求に応じて、先読みしたデータをデータバッファ１０４〜１０６より取り出す。
【００６５】
また、バッファ制御回路１０３は、データバッファ１０４〜１０６に記憶されているデータ量が所定量以下になると、コントローラ１０２に信号を送る。それを受けてコントローラ１０２は動作を開始し、他のブロックの動作を再開させて、再びデータバッファ１０４〜１０６が一杯になるまでデータの先読みを行い、以降同様の動作を繰り返す。
【００６６】
このような実施の形態のメモリカード装置によれば、ホスト装置からデータ読出命令を受けると、フラッシュ型ＥＥＰＲＯＭよりデータをデータバッファの容量分先読みし、その後はホストインタフェース、バッファ制御回路及びデータバッファのみを動作させ、それ以外のブロックの動作を停止する。こうして、省電力化が可能なメモリカード装置を実現できる。
【００６７】
（実施の形態６）
次に本発明の実施の形態６におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。図７はデータ書込時における本実施の形態のメモリカード装置の動作シーケンスを示す説明図である。
【００６８】
本実施の形態のフラッシュ制御回路１０７は、複数個設けられたフラッシュ型ＥＥＰＲＯＭのうち、ホスト装置からの命令によって同時動作の個数を制御する機能を有する。尚、以下で述べる同時動作とは、フラッシュ型ＥＥＰＲＯＭにおいて、消費電力が大きくなるモード、即ち消去動作や書込動作が複数のフラッシュ型ＥＥＰＲＯＭで同時に行われることを意味する。
【００６９】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。図７（１）に示すように、ホスト装置とメモリカード装置間で転送されるデータ転送速度が低い場合、ホスト装置は扱うデータ転送速度に応じて同時に動作させるフラッシュ型ＥＥＰＲＯＭの個数を、メモリカード装置に命令するものとする。コントローラ１０２はこの命令を解読し、同時に動作するフラッシュ型ＥＥＰＲＯＭの個数を制御する。例えば、同時に動作するフラッシュ型ＥＥＰＲＯＭの個数が２個であれば、ホスト装置は同時動作させるフラッシュ型ＥＥＰＲＯＭの個数「２」をメモリカード装置に伝える。コントローラ１０２はこの命令を受け取り、書込動作であれば、図７（２）〜（４）に示すように消去、データ転送、書込動作のいずれかが同時に発生する期間を最大２個になるように制御する。こうしてフラッシュ型ＥＥＰＲＯＭが消費する電流量を抑え、とりわけ内部抵抗の高い電源、例えば電池を使用したときの省電力を実現することができる。
【００７０】
このような実施の形態のメモリカード装置によれば、複数のフラッシュ型ＥＥＰＲＯＭを備えた構成において、ホスト装置からの命令により同時動作のフラッシュ型ＥＥＰＲＯＭの個数を制御することで、消費電流を抑えて省電力化を図ることができる。特に内部抵抗が大きい電池からなる電源を使用しても、動作時間の長い大容量のメモリカード装置を実現できる。
【００７１】
（実施の形態７）
次に本発明の実施の形態７におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。また図１に示すデータバッファ１０４〜１０６は、図３で示す構成を有するものとする。
【００７２】
本実施の形態のフラッシュ制御回路１０７は、ホスト装置からの命令によって与えられたデータバッファの最小単位メモリ領域の組み合わせ、又は複数個設けられたフラッシュ型ＥＥＰＲＯＭの同時動作の個数を初期値データとし、メモリカード装置の動作終了時にフラッシュ型ＥＥＰＲＯＭに初期値データを記録し、メモリカード装置の次回動作時はホスト装置からの命令がなくともフラッシュ型ＥＥＰＲＯＭに記録された初期値データを用いて、データバッファ及びフラッシュ型ＥＥＰＲＯＭの同時動作の個数を制御する機能を有する。
【００７３】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータ量が１ブロック未満である場合、ホスト装置は扱うデータ量に応じて使用する最小単位メモリ領域の数をメモリカード装置に命令する。コントローラ１０２はこの命令を解読し、メモリ領域の数に応じて、フラッシュ制御回路１０７がデータバッファ１０４〜１０６の電源スイッチを制御する。例えば、転送するデータが２ページ分であれば、ホスト装置は使用する最小単位メモリ領域の数を「２」とし、メモリカード装置に命令する。これを受けて、コントローラ１０２は、図３の電源スイッチ３０６，３０７をオンに設定し、電源スイッチ３０８、３０９，・・・３１０をオフに設定するようフラッシュ制御回路１０７に指示する。これにより、例えばデータバッファ１０４の消費電力は２／Ｎに減少する。
【００７４】
それとは別に、図８に示すようにホスト装置から受け取った命令を解読し、最小単位メモリ領域の数をフラッシュ型ＥＥＰＲＯＭ１０８〜１１０の何れかのメモリ領域に記録する。記録する頻度は、ホスト装置から命令を受け取る毎に行うものとする。そして、メモリカード装置の電源を再投入した場合や、リセットした場合のように、メモリカード装置が初期化された際には、コントローラ１０２がフラッシュ制御回路１０７を制御して、フラッシュ型ＥＥＰＲＯＭの所定部分に記録している最小単位メモリ領域の数を読み出す。そして、電源スイッチ３０６〜３１０を制御して、前回ホスト装置から命令を受けた状態を再現する。
【００７５】
またホスト装置とメモリカード装置間で転送されるデータ転送速度が低い場合、ホスト装置は扱うデータ転送速度に応じて、同時に動作させるフラッシュ型ＥＥＰＲＯＭの個数をメモリカード装置に命令する。この命令を解読し、コントローラ１０２はその命令に応じて、同時に動作するフラッシュ型ＥＥＰＲＯＭの個数を制御する。例えば、同時に動作するフラッシュ型ＥＥＰＲＯＭの個数が２個であれば、ホスト装置は同時動作させるフラッシュ型ＥＥＰＲＯＭの個数「２」をメモリカード装置に命令する。それを受けて、コントローラ１０２は、書込動作であれば、図７に示すように、消去、データ転送、書込動作のいずれかが同時に発生する期間を最大２個になるように制御する。こうしてフラッシュ型ＥＥＰＲＯＭが消費する電流量を抑え、とりわけ内部抵抗の高い電源を使用したときの省電力を実現することができる。
【００７６】
上記動作とは別に、図８に示すように、ホスト装置から受け取った同時動作のフラッシュ型ＥＥＰＲＯＭの個数を、フラッシュ型ＥＥＰＲＯＭ１０８〜１１０の何れかの部分に記録する。記録する頻度は、ホスト装置から命令を受け取る毎に行うものとする。そして、メモリカード装置の電源を再投入した場合や、リセットした場合のように、メモリカード装置が初期化された際には、コントローラ１０２がフラッシュ制御回路１０７を制御して、フラッシュ型ＥＥＰＲＯＭの所定部分に記録した同時動作のフラッシュ型ＥＥＰＲＯＭの個数を読み出す。こうしてフラッシュ制御回路１０７を制御して、前回ホスト装置から命令を受けた状態を再現することができる。
【００７７】
このような実施の形態のメモリカード装置によれば、フラッシュ型ＥＥＰＲＯＭの最小書込単位の容量を持つ最小単位メモリ領域を、データバッファ内に複数個設け、最小単位メモリ領域のトータル容量をフラッシュ型ＥＥＰＲＯＭの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型ＥＥＰＲＯＭの少なくとも構成数、或いはその整数倍だけ備えるようにする。そして、ホスト装置からの命令により、最小単位メモリ領域の動作を停止することで、省電力化を図ることができる。またホスト装置からのデータバッファの最小単位メモリ領域の個数を、フラッシュ型ＥＥＰＲＯＭの所定領域に命令が来る度に記録し、電源再投入やリセット時等の初期化された際に、フラッシュ型ＥＥＰＲＯＭの所定領域から最小単位メモリ領域の個数を読み出すことにより、前回ホスト装置から命令を受けた状態を再現することができる。こうすると、一層の省電力化が可能なメモリカード装置を実現できる。
【００７８】
また、本実施の形態のメモリカード装置によれば、複数のフラッシュ型ＥＥＰＲＯＭを備えた構成において、ホスト装置からの命令により同時に動作させるフラッシュ型ＥＥＰＲＯＭの個数を制御することで、消費電流を抑えて省電力化を図ることができる。こうすると、内部抵抗が大きい電池からなる電源を使用しても、メモリカード装置を長時間動作させることができる。またホスト装置から同時動作のフラッシュ型ＥＥＰＲＯＭの個数の命令が来る度に、フラッシュ型ＥＥＰＲＯＭの所定領域にその個数を記録し、電源再投入やリセット時等の初期化された際に、フラッシュ型ＥＥＰＲＯＭの所定領域から同時動作のフラッシュ型ＥＥＰＲＯＭの個数を読み出し、前回ホスト装置から命令を受けた状態を再現することで、一層の省電力化が可能なメモリカード装置を実現できる。
【００７９】
（実施の形態８）
次に本発明の実施の形態８におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。図９はデータ書込時における本実施の形態のメモリカード装置の動作シーケンスを示す説明図である。
【００８０】
本実施の形態のフラッシュ制御回路１０７は、基準転送クロックの周波数に応じて、データ記憶に用いるフラッシュ型ＥＥＰＲＯＭの同時動作の個数を制御する機能を有する。
【００８１】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータは、図４に示すように転送クロックに同期して転送が行われる。ここでは、転送クロックの１クロックで４ビットのデータが転送されるため、転送クロックの周波数から転送されるデータ量が特定できる。従って、コントローラ１０２はホストインタフェース１０１で動作している転送クロックの周波数を検出して転送データ量を算出し、同時に動作させるフラッシュ型ＥＥＰＲＯＭの個数を算出することができる。その算出結果に基づきバッファ制御回路１０３及びフラッシュ制御回路１０７を制御する。
【００８２】
例えば書込動作であれば、図９（１）に示すように転送クロックが遅くて、ホスト装置からのデータ転送が遅い場合、コントローラ１０２は同時動作、ここでは消去動作のフラッシュ型ＥＥＰＲＯＭの個数が２個に設定しても、ホスト装置に対する待機状態がないと判断し、同時動作させるフラッシュ型ＥＥＰＲＯＭの個数を「２」と決定する。そして図９（２）〜（４）に示すように、消去、データ転送、書込動作のいずれかが同時に発生する期間が最大２個になるように制御を行う。こうしてフラッシュ型ＥＥＰＲＯＭが消費する電流量を抑え、とりわけ内部抵抗の高い電源を使用したときの省電力を実現することができる。
【００８３】
このような実施の形態のメモリカード装置によれば、複数のフラッシュ型ＥＥＰＲＯＭを備えた構成において、データ転送クロックの周波数に応じて同時動作のフラッシュ型ＥＥＰＲＯＭの個数を制御することで、消費電流を抑えて省電力化を図ることができる。このため内部抵抗が大きい電池からなる電源を使用しても、動作時間の長い大容量メモリカード装置を実現できる。
【００８４】
（実施の形態９）
次に本発明の実施の形態９におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図１に示す実施の形態１のメモリカード装置と同一である。図１０はデータ書込時における本実施の形態のメモリカード装置の動作シーケンスを示す説明図である。
【００８５】
本実施の形態のフラッシュ制御回路１０７は、ホスト装置からのデータ転送期間及び転送間隔を含むデータ転送レートに応じて、データ記憶に用いるフラッシュ型ＥＥＰＲＯＭの同時動作の個数を制御する機能を有する。
【００８６】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態１のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータは、図１０（１）に示すように、転送間隔がＴｋで、実際にデータを転送しているデータ転送期間がＴｔである。このように、転送速度を重視しない状況も多々存在する。このような場合、コントローラ１０２は実際にデータが転送される時間と転送クロック周波数とより、転送されるデータ量を算出する。そしてフラッシュ型ＥＥＰＲＯＭ１０８〜１１０の消去、データ転送、書込みに要する時間を考慮して、同時動作させる個数を算出する。その算出結果に基づき、コントローラ１０２はバッファ制御回路１０３及びフラッシュ制御回路１０７を制御する。
【００８７】
例えば、書込動作であれば図１０（１）に示すように転送期間が短く、転送間隔が長い場合、同時に動作するフラッシュ型ＥＥＰＲＯＭの個数が２個でもホスト装置に対する待機状態がないと判断する。そしてコントローラ１０２は同時動作させるフラッシュ型ＥＥＰＲＯＭの個数を「２」と決定する。このようにすると、図１０（２）〜（４）に示すように、消去、データ転送、書込動作のいずれかが同時に発生する期間を最大２個になるように制御を行い、フラッシュ型ＥＥＰＲＯＭの消費電流量を抑える。こうすると、内部抵抗の高い電源を使用したときの省電力化を図ることができる。
【００８８】
このような実施の形態のメモリカード装置によれば、複数のフラッシュ型ＥＥＰＲＯＭを備えた構成において、データ転送レート、即ちデータ転送期間及び転送間隔に応じて、同時に動作させるフラッシュ型ＥＥＰＲＯＭの個数を制御することで、消費電流を抑えて省電力化を図ることができる。このため、内部抵抗が大きい電池からなる電源を使用しても、動作時間の長い大容量のメモリカード装置を実現できる。
【００８９】
【発明の効果】
請求項１記載の発明によれば、メモリカード装置に実装されているフラッシュ型ＥＥＰＲＯＭの個数分又はその整数倍だけのデータバッファを設けることにより、フラッシュ型ＥＥＰＲＯＭの待機時間を削減することができる。さらに、ホスト装置からの命令によりデータバッファのサイズを変えて動作させ、不要なバッファメモリは電源を切ることで、省電力を実現することができる。
【００９１】
請求項２記載の発明によれば、メモリカード装置に実装されているフラッシュ型ＥＥＰＲＯＭの個数分又はその整数倍だけのデータバッファを設けることにより、フラッシュ型ＥＥＰＲＯＭの待機時間を削減することができる。さらに、ホスト装置からの供給されるクロック信号の周波数により、データバッファのサイズを変えて動作させ、不要なバッファメモリは電源を切ることで、省電力を実現することができる。
【００９２】
請求項３記載の発明によれば、メモリカード装置に実装されているフラッシュ型ＥＥＰＲＯＭの個数分又はその整数倍だけのデータバッファを設けることにより、フラッシュ型ＥＥＰＲＯＭの待機時間を削減することができる。さらに、ホスト装置からのデータ転送レート（データ転送期間及び転送間隔）に応じて、データバッファのサイズを変えて動作させ、不要なバッファメモリは電源を切ることで、省電力を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるメモリカード装置の構成を示すブロック図である。
【図２】実施の形態１におけるメモリカード装置の動作シーケンスを示す説明図である。
【図３】本発明の実施の形態２によるメモリカード装置において、データバッファの構成を示す説明図である。
【図４】本発明の実施の形態３によるメモリカード装置の動作説明図である。
【図５】本発明の実施の形態４によるメモリカード装置の動作説明図である。
【図６】本発明の実施の形態５によるメモリカード装置の動作説明図である。
【図７】本発明の実施の形態６によるメモリカード装置の動作説明図である。
【図８】本発明の実施の形態７によるメモリカード装置の動作説明図である。
【図９】本発明の実施の形態８によるメモリカード装置の動作説明図である。
【図１０】本発明の実施の形態９によるメモリカード装置の動作説明図である。
【図１１】従来のメモリカード装置の構成を示すブロック図である。
【図１２】従来のメモリカード装置の動作説明図である。
【符号の説明】
１０１ ホストインタフェース
１０２ コントローラ
１０３ バッファ制御回路
１０４，１０５，１０６ データバッファ
１０７ フラッシュ制御回路
１０８，１０９，１１０ フラッシュ型ＥＥＰＲＯＭ
Claims (3)
- 外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、
消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するＰ個（Ｐは２以上）のフラッシュ型ＥＥＰＲＯＭと、
前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型ＥＥＰＲＯＭの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、
前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型ＥＥＰＲＯＭから読み出されたデータを一時的に記憶するＱ個（ＱはＰの整数倍）のデータバッファと、を備え、
前記Ｑ個のデータバッファの各々は、
前記フラッシュ型ＥＥＰＲＯＭに対する書込単位としての最小単位メモリ領域をＮ個（Ｎは２以上）有し、前記Ｎ個の最小単位メモリ領域の総容量が、前記フラッシュ型ＥＥＰＲＯＭのデータ消去単位に等しいことを特徴とし、
前記Ｐ個のフラッシュ型ＥＥＰＲＯＭは、各々等しい数の前記データバッファに対応し、
前記フラッシュ制御手段は、
前記ホスト装置からのデータ転送量に基づき、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするメモリカード装置。 - 外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、
消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するＰ個（Ｐは２以上）のフラッシュ型ＥＥＰＲＯＭと、
前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型ＥＥＰＲＯＭの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、
前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型ＥＥＰＲＯＭから読み出されたデータを一時的に記憶するＱ個（ＱはＰの整数倍）のデータバッファと、を備え、
前記Ｑ個のデータバッファの各々は、
前記フラッシュ型ＥＥＰＲＯＭに対する書込単位としての最小単位メモリ領域をＮ個（Ｎは２以上）有し、前記Ｎ個の最小単位メモリ領域の総容量が、前記フラッシュ型ＥＥＰＲＯＭのデータ消去単位に等しいことを特徴とし、
前記Ｐ個のフラッシュ型ＥＥＰＲＯＭは、各々等しい数の前記データバッファに対応し、
前記ホスト装置と前記メモリカード装置とのデータ転送は、基準転送クロックに同期して行われ、
前記フラッシュ制御手段は、
前記基準転送クロックの周波数に応じて、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするメモリカード装置。 - 外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、
消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するＰ個（Ｐは２以上）のフラッシュ型ＥＥＰＲＯＭと、
前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型ＥＥＰＲＯＭの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、
前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型ＥＥＰＲＯＭから読み出されたデータを一時的に記憶するＱ個（ＱはＰの整数倍）のデータバッファと、を備え、
前記Ｑ個のデータバッファの各々は、
前記フラッシュ型ＥＥＰＲＯＭに対する書込単位としての最小単位メモリ領域をＮ個（Ｎは２以上）有し、前記Ｎ個の最小単位メモリ領域の総容量が、前記フラッシュ型ＥＥＰＲＯＭのデータ消去単位に等しいことを特徴とし、
前記Ｐ個のフラッシュ型ＥＥＰＲＯＭは、各々等しい数の前記データバッファに対応し、
前記ホスト装置と前記メモリカード装置とのデータ転送は、基準転送クロックに同期して行われ、
前記フラッシュ制御手段は、
前記ホスト装置からのデータ転送期間及び転送間隔を含むデータ転送レートに応じて、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするメモリカード装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000342233A JP3768088B2 (ja) | 2000-11-09 | 2000-11-09 | メモリカード装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000342233A JP3768088B2 (ja) | 2000-11-09 | 2000-11-09 | メモリカード装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002149479A JP2002149479A (ja) | 2002-05-24 |
| JP3768088B2 true JP3768088B2 (ja) | 2006-04-19 |
Family
ID=18816826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000342233A Expired - Fee Related JP3768088B2 (ja) | 2000-11-09 | 2000-11-09 | メモリカード装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3768088B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100371873C (zh) * | 2003-09-18 | 2008-02-27 | 松下电器产业株式会社 | 半导体存储卡、半导体存储器控制装置以及半导体存储器控制方法 |
| JP2005268621A (ja) * | 2004-03-19 | 2005-09-29 | Toshiba Corp | 半導体集積回路装置 |
| DE102004058528B3 (de) * | 2004-12-04 | 2006-05-04 | Hyperstone Ag | Speichersystem mit Sektorbuffern |
| JP4829029B2 (ja) * | 2006-08-02 | 2011-11-30 | 株式会社東芝 | メモリシステム及びメモリチップ |
| KR100794312B1 (ko) | 2006-12-27 | 2008-01-11 | 삼성전자주식회사 | 명령어 자동 처리 유니트를 포함한 메모리 컨트롤러 및그를 포함한 메모리 시스템 |
| US20100042751A1 (en) * | 2007-11-09 | 2010-02-18 | Kouichi Ishino | Data transfer control device, data transfer device, data transfer control method, and semiconductor integrated circuit using reconfigured circuit |
| JP2009277167A (ja) * | 2008-05-19 | 2009-11-26 | Mitsubishi Electric Corp | 制御装置 |
| JP5458568B2 (ja) * | 2008-12-25 | 2014-04-02 | ソニー株式会社 | 不揮発性記憶装置、情報記録システム、及び情報記録方法 |
| JP5159817B2 (ja) * | 2010-03-25 | 2013-03-13 | 株式会社東芝 | メモリシステム |
| JP2014029634A (ja) | 2012-07-31 | 2014-02-13 | International Business Maschines Corporation | パケットバッファリングシステムおよび方法 |
| JP7322568B2 (ja) * | 2019-07-25 | 2023-08-08 | カシオ計算機株式会社 | メモリシステム、制御方法及びプログラム |
-
2000
- 2000-11-09 JP JP2000342233A patent/JP3768088B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002149479A (ja) | 2002-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9965186B2 (en) | Leveraging portable system power to enhance memory management and enable application level features | |
| US8595445B2 (en) | Non-volatile memory and method with host controlled caching | |
| US6529416B2 (en) | Parallel erase operations in memory systems | |
| TWI382421B (zh) | 混合密度記憶體儲存裝置 | |
| US9063846B2 (en) | Devices and methods for operating a solid state drive | |
| US6836434B2 (en) | Mode selection in a flash memory device | |
| JP4984666B2 (ja) | 不揮発性メモリ | |
| US9317459B2 (en) | Memory device distributed controller system | |
| JP3768088B2 (ja) | メモリカード装置 | |
| JP4034971B2 (ja) | メモリコントローラおよびメモリシステム装置 | |
| KR100598907B1 (ko) | 연속적 읽기/쓰기가 가능한 플래쉬 메모리 | |
| JP2006286048A (ja) | 半導体記憶装置 | |
| JP5259257B2 (ja) | 記憶装置 | |
| JP2006040497A (ja) | 半導体記憶装置、不揮発性半導体記憶装置 | |
| JP4289026B2 (ja) | 半導体記憶装置 | |
| JP2005222315A (ja) | 不揮発性メモリ制御方法および装置 | |
| JPH08263229A (ja) | 半導体記憶装置 | |
| JP2003242027A (ja) | インタフェース装置、データ処理システム、及びデータ処理方法 | |
| KR100878527B1 (ko) | Ｎａｎｄ 형 플래쉬 메모리 제어기와 제어기에서 사용되는클럭제어방법 | |
| JP2008021335A (ja) | 不揮発性記憶装置、不揮発性記憶装置の書込み方法およびコントローラ | |
| KR100536492B1 (ko) | 래치가 공유되는 페이지-버퍼를 구비한 플래쉬 메모리 | |
| JPH052529A (ja) | フラツシユ・メモリのアクセス方法及びその回路 | |
| JP2004178620A (ja) | フラッシュメモリ | |
| JP2007299142A (ja) | メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びデータ書き込み方法 | |
| JP2000285092A (ja) | マイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060106 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060131 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060131 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |