JP2000285092A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP2000285092A JP2000285092A JP8925599A JP8925599A JP2000285092A JP 2000285092 A JP2000285092 A JP 2000285092A JP 8925599 A JP8925599 A JP 8925599A JP 8925599 A JP8925599 A JP 8925599A JP 2000285092 A JP2000285092 A JP 2000285092A
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Abstract
(57)【要約】
【課題】 不揮発性メモリを内蔵したマイクロコンピュ
ータに於いて、セクタ単位の消去及び書込時間を短縮す
るとともに回路構成を少なくする。 【解決手段】 メモリ制御回路３内にコマンドレジスタ
１５とコマンドデコーダ１６を設け、消去動作、第１の
書込動作、第２の書込動作をＣＰＵ１からのコマンドに
よって制御可能とすることにより、各々の動作を独立し
て制御することより、従来のリコール１、リコール２の
読み出し動作をなくし、また、バッファ回路に設けられ
たフラグ回路を除去した。
ータに於いて、セクタ単位の消去及び書込時間を短縮す
るとともに回路構成を少なくする。 【解決手段】 メモリ制御回路３内にコマンドレジスタ
１５とコマンドデコーダ１６を設け、消去動作、第１の
書込動作、第２の書込動作をＣＰＵ１からのコマンドに
よって制御可能とすることにより、各々の動作を独立し
て制御することより、従来のリコール１、リコール２の
読み出し動作をなくし、また、バッファ回路に設けられ
たフラグ回路を除去した。
Description
【０００１】
【発明が属する技術分野】本発明は、フラッシュメモリ
等の不揮発性メモリを内蔵したマイクロコンピュータ
（以下マイコンと称す）に関し、特に、メモリの消去と
データの書込時間を効率的に行うための機能を付加した
マイコンに関する。
等の不揮発性メモリを内蔵したマイクロコンピュータ
（以下マイコンと称す）に関し、特に、メモリの消去と
データの書込時間を効率的に行うための機能を付加した
マイコンに関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。特に、ページ（１２８バイト）毎の一括消去
及び書き込みが可能な不揮発性メモリは、フラッシュメ
モリと呼ばれる。
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。特に、ページ（１２８バイト）毎の一括消去
及び書き込みが可能な不揮発性メモリは、フラッシュメ
モリと呼ばれる。
【０００３】このようなフラッシュメモリをマイコンの
プログラムメモリあるいはデータメモリとして内蔵す
る、いわゆるフラッシュマイコンが開発されている。図
３は、フラッシュマイコンの概略ブロック図であり、マ
イコンのＣＰＵ部分１とフラッシュメモリ２とメモリ制
御回路３で構成される。更に、フラッシュメモリ２は、
第１のメモリブロック４と第２のメモリブロック５に分
割され、第１及び第２のブロックの間には、ローアドレ
スデコーダ６が設けられる。また、各ブロック４及び５
の両側には各々カラムアドレスデコーダ７、８、９、１
０が設けらるとともに３２バイトのバッファ回路１１、
１２、１３、１４が設けられている。
プログラムメモリあるいはデータメモリとして内蔵す
る、いわゆるフラッシュマイコンが開発されている。図
３は、フラッシュマイコンの概略ブロック図であり、マ
イコンのＣＰＵ部分１とフラッシュメモリ２とメモリ制
御回路３で構成される。更に、フラッシュメモリ２は、
第１のメモリブロック４と第２のメモリブロック５に分
割され、第１及び第２のブロックの間には、ローアドレ
スデコーダ６が設けられる。また、各ブロック４及び５
の両側には各々カラムアドレスデコーダ７、８、９、１
０が設けらるとともに３２バイトのバッファ回路１１、
１２、１３、１４が設けられている。
【０００４】第１のブロックにおいて、一括消去される
１２８バイト（１ページ）は、ローデコーダ６の奇数ワ
ード線に接続された６４バイトの奇数領域（６４ｏｄ
ｄ）と偶数ワード線に接続された６４バイトの偶数領域
（６４ｅｖｅｎ）とから構成されており、各領域は、カ
ラムデコーダ７と８によってアクセスされる。また、バ
ッファ回路１１と１２には６４バイトの領域に書込べき
データが３２バイトずつ保持される。第２のブロックも
同様の構成となっている。
１２８バイト（１ページ）は、ローデコーダ６の奇数ワ
ード線に接続された６４バイトの奇数領域（６４ｏｄ
ｄ）と偶数ワード線に接続された６４バイトの偶数領域
（６４ｅｖｅｎ）とから構成されており、各領域は、カ
ラムデコーダ７と８によってアクセスされる。また、バ
ッファ回路１１と１２には６４バイトの領域に書込べき
データが３２バイトずつ保持される。第２のブロックも
同様の構成となっている。
【０００５】メモリ制御回路３は、フラッシュメモリ２
の読み出し、電気消去、書込を制御する制御信号ＷＲ
Ｔ、ＢＹＴＥＬＯＡＤ、ＲＥＣＡＬＬ１、ＥＲＡＳＥ、
ＰＲＯＧ１、ＲＥＣＡＬＬ２、ＰＲＯＧ２をＣＰＵ１か
ら印加される動作許可信号＊ＣＥ、読み出し許可信号＊
ＯＥ、書込許可信号＊ＷＥの状態によって基づいて発生
する。また、ＣＰＵ１からは、書き込むべきデータがバ
ッファ回路１１、１２、１３、１４に転送され、アドレ
スＡＤもフラッシュメモリ２に印加される。
の読み出し、電気消去、書込を制御する制御信号ＷＲ
Ｔ、ＢＹＴＥＬＯＡＤ、ＲＥＣＡＬＬ１、ＥＲＡＳＥ、
ＰＲＯＧ１、ＲＥＣＡＬＬ２、ＰＲＯＧ２をＣＰＵ１か
ら印加される動作許可信号＊ＣＥ、読み出し許可信号＊
ＯＥ、書込許可信号＊ＷＥの状態によって基づいて発生
する。また、ＣＰＵ１からは、書き込むべきデータがバ
ッファ回路１１、１２、１３、１４に転送され、アドレ
スＡＤもフラッシュメモリ２に印加される。
【０００６】次に、図３のマイコンにおけるページ書込
動作に関して、図４を参照して説明する。フラッシュメ
モリ２から読み出されたプログラムによって、ＣＰＵ１
は、読み出し許可信号＊ＯＥを「Ｈ」レベルとした状態
で、動作許可信号＊ＣＥ及び書込許可信号＊ＷＥを
「Ｌ」レベルにする。
動作に関して、図４を参照して説明する。フラッシュメ
モリ２から読み出されたプログラムによって、ＣＰＵ１
は、読み出し許可信号＊ＯＥを「Ｈ」レベルとした状態
で、動作許可信号＊ＣＥ及び書込許可信号＊ＷＥを
「Ｌ」レベルにする。
【０００７】メモリ制御回路３は、動作許可信号＊ＣＥ
及び書込許可信号＊ＷＥの立ち下がりにより、内部書き
込み信号ＷＲＴを「Ｈ」レベルとする。内部書き込み信
号ＷＲＴが「Ｈ」レベルになると、フラッシュメモリ２
は、書き込み可能状態になる。その後、ＣＰＵ１が許可
信号＊ＣＥ及び＊ＷＥをクロッキングするとともにアド
レスデータと書込データを印加すると、メモリ制御回路
３は、ＢＹＴＥＬＯＡＤ信号を出力して、フラッシュメ
モリ２をバッファ転送モードとする。これにより印加さ
れたアドレスで指定されるバッファ回路１１、１２、１
３、１４に１セクタ（１２８バイト）分のデータが書き
込まれる。
及び書込許可信号＊ＷＥの立ち下がりにより、内部書き
込み信号ＷＲＴを「Ｈ」レベルとする。内部書き込み信
号ＷＲＴが「Ｈ」レベルになると、フラッシュメモリ２
は、書き込み可能状態になる。その後、ＣＰＵ１が許可
信号＊ＣＥ及び＊ＷＥをクロッキングするとともにアド
レスデータと書込データを印加すると、メモリ制御回路
３は、ＢＹＴＥＬＯＡＤ信号を出力して、フラッシュメ
モリ２をバッファ転送モードとする。これにより印加さ
れたアドレスで指定されるバッファ回路１１、１２、１
３、１４に１セクタ（１２８バイト）分のデータが書き
込まれる。
【０００８】許可信号＊ＣＥ、＊ＷＥの１２８回のクロ
ッキング終了に基づき、制御回路３は、リコール信号Ｒ
ＥＣＡＬＬ１を「Ｈ」レベルとする。このリコール１
は、既にフラッシュメモリ２の中に記憶されている１セ
クタ分（６４ｏｄｄと６４ｅｖｅｎ）の情報を読み出し
て、バッファ回路１１、１２、１３、１４に書き込むの
であるが、この時、１セクタ中のデータのうち変更した
くないデータについては、同一データが再度書き込まれ
るように、そのデータに対応するアドレスのバッファ回
路１１、１２、１３、１４内にのみ読み出されたデータ
が書き込まれる。そのために、各バッファ回路１１、１
２、１３、１４には、各々３２ビットのフラグレジスタ
が設けられ、このフラグレジスタに「１」がセットされ
たアドレスに対応するバッファにのみフラッシュメモリ
２から読み出されたデータが書き込まれ、「０」がセッ
トされたアドレスに対応するバッファには、ＣＰＵ１か
ら転送されたデータがそのまま保持される。リコール１
が終了し、信号ＲＥＣＡＬＬ１が「Ｌ」レベルとなる
と、メモリ制御回路３は、消去動作制御信号ＥＲＡＳＥ
を「Ｈ」レベルとし、フラッシュメモリ２の１セクタ分
の消去動作を開始させる。消去動作が終了するとメモリ
制御回路３は、消去動作制御信号ＥＲＡＳＥを「Ｌ」レ
ベルとする。
ッキング終了に基づき、制御回路３は、リコール信号Ｒ
ＥＣＡＬＬ１を「Ｈ」レベルとする。このリコール１
は、既にフラッシュメモリ２の中に記憶されている１セ
クタ分（６４ｏｄｄと６４ｅｖｅｎ）の情報を読み出し
て、バッファ回路１１、１２、１３、１４に書き込むの
であるが、この時、１セクタ中のデータのうち変更した
くないデータについては、同一データが再度書き込まれ
るように、そのデータに対応するアドレスのバッファ回
路１１、１２、１３、１４内にのみ読み出されたデータ
が書き込まれる。そのために、各バッファ回路１１、１
２、１３、１４には、各々３２ビットのフラグレジスタ
が設けられ、このフラグレジスタに「１」がセットされ
たアドレスに対応するバッファにのみフラッシュメモリ
２から読み出されたデータが書き込まれ、「０」がセッ
トされたアドレスに対応するバッファには、ＣＰＵ１か
ら転送されたデータがそのまま保持される。リコール１
が終了し、信号ＲＥＣＡＬＬ１が「Ｌ」レベルとなる
と、メモリ制御回路３は、消去動作制御信号ＥＲＡＳＥ
を「Ｈ」レベルとし、フラッシュメモリ２の１セクタ分
の消去動作を開始させる。消去動作が終了するとメモリ
制御回路３は、消去動作制御信号ＥＲＡＳＥを「Ｌ」レ
ベルとする。
【０００９】次に、メモリ制御回路３は、書込動作制御
信号ＰＲＯＧ１を「Ｈ」レベルにし、消去されたセクタ
の書き込み動作を開始させる。この書込は、消去された
セクタのうち奇数領域（６４ｏｄｄ）へバッファ回路１
１と１２に保持されたデータを書き込むモードである。
奇数領域（６４ｏｄｄ）への書込が終了すると、メモリ
制御回路３は、制御信号ＲＥＣＡＬＬ２を「Ｈ」レベル
とする。この状態は、偶数領域（６４ｅｖｅｎ）に書き
込むべきデータを保持しているバッファ回路１３と１４
からバッファ回路１１と１２にそのデータを転送するモ
ードである。
信号ＰＲＯＧ１を「Ｈ」レベルにし、消去されたセクタ
の書き込み動作を開始させる。この書込は、消去された
セクタのうち奇数領域（６４ｏｄｄ）へバッファ回路１
１と１２に保持されたデータを書き込むモードである。
奇数領域（６４ｏｄｄ）への書込が終了すると、メモリ
制御回路３は、制御信号ＲＥＣＡＬＬ２を「Ｈ」レベル
とする。この状態は、偶数領域（６４ｅｖｅｎ）に書き
込むべきデータを保持しているバッファ回路１３と１４
からバッファ回路１１と１２にそのデータを転送するモ
ードである。
【００１０】この転送が終了すると、メモリ制御回路３
は、書込動作制御信号ＰＲＯＧ２を「Ｈ」レベルとす
る。これにより、バッファ回路１１と１２に保持された
データが偶数領域（６４ｅｖｅｎ）に書き込まれる。
は、書込動作制御信号ＰＲＯＧ２を「Ｈ」レベルとす
る。これにより、バッファ回路１１と１２に保持された
データが偶数領域（６４ｅｖｅｎ）に書き込まれる。
【００１１】偶数領域（６４ｅｖｅｎ）の書込動作が終
了すると、内部書き込み信号ＷＲＴが「Ｌ」レベルとな
ってセクタ単位の書込動作が終了する。
了すると、内部書き込み信号ＷＲＴが「Ｌ」レベルとな
ってセクタ単位の書込動作が終了する。
【００１２】
【発明が解決しようとする課題】上述した如く、セクタ
単位の書込は、メモリ制御回路３が内部書込信号ＷＲＴ
を「Ｈ」レベルとしている間に、制御信号ＢＹＴＥＬＯ
ＡＤ、ＲＥＣＡＬＬ１、ＥＲＡＳＥ、ＰＲＯＧ１、ＲＥ
ＣＡＬＬ２、ＰＲＯＧ２を順次連続して出力するもので
あり、一旦セクタ単位の書込状態になってしまうと、す
べての動作が終了するまで、ＣＰＵ１は、プログラムの
実行等の動作をすることができず、停止した状態で待機
しなければならない。この書込状態は、数十ｍｓｅｃと
比較的大きな時間がかかり、プログラム処理への影響が
大きかった。
単位の書込は、メモリ制御回路３が内部書込信号ＷＲＴ
を「Ｈ」レベルとしている間に、制御信号ＢＹＴＥＬＯ
ＡＤ、ＲＥＣＡＬＬ１、ＥＲＡＳＥ、ＰＲＯＧ１、ＲＥ
ＣＡＬＬ２、ＰＲＯＧ２を順次連続して出力するもので
あり、一旦セクタ単位の書込状態になってしまうと、す
べての動作が終了するまで、ＣＰＵ１は、プログラムの
実行等の動作をすることができず、停止した状態で待機
しなければならない。この書込状態は、数十ｍｓｅｃと
比較的大きな時間がかかり、プログラム処理への影響が
大きかった。
【００１３】また、ＲＥＣＡＬＬ１やＲＥＣＡＬＬ２を
行うためにフラッシュメモリ２内部の制御回路が大きく
なってしまい、素子数の増加になっていた。
行うためにフラッシュメモリ２内部の制御回路が大きく
なってしまい、素子数の増加になっていた。
【００１４】
【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、一定記憶容量単位でデ
ータの電気消去及び書き換えが可能な不揮発性メモリ
と、前記不揮発性メモリの状態を制御する複数の許可信
号に基づいて前記不揮発性メモリの動作を制御する動作
制御信号を発生するメモリ制御回路と、前記不揮発性メ
モリの一定記憶容量領域と等しいアドレス数を有し、前
記不揮発性メモリの書き換えデータを格納するバッファ
回路とを含むマイクロコンピュータにおいて、前記メモ
リ制御回路は、前記一定記憶容量単位のデータを電気消
去するための消去コマンドと書込動作を行うための書込
コマンドを識別するコマンドデコーダを備えることによ
り、消去モードど書込モードが独立して制御可能とした
ものである。
鑑みて、創作されたものであり、一定記憶容量単位でデ
ータの電気消去及び書き換えが可能な不揮発性メモリ
と、前記不揮発性メモリの状態を制御する複数の許可信
号に基づいて前記不揮発性メモリの動作を制御する動作
制御信号を発生するメモリ制御回路と、前記不揮発性メ
モリの一定記憶容量領域と等しいアドレス数を有し、前
記不揮発性メモリの書き換えデータを格納するバッファ
回路とを含むマイクロコンピュータにおいて、前記メモ
リ制御回路は、前記一定記憶容量単位のデータを電気消
去するための消去コマンドと書込動作を行うための書込
コマンドを識別するコマンドデコーダを備えることによ
り、消去モードど書込モードが独立して制御可能とした
ものである。
【００１５】また、一定記憶容量単位は、奇数ワード線
に接続された奇数領域と偶数ワード線に接続された偶数
領域からなり、前記メモリ制御回路は、前記一定記憶容
量単位のデータの電気消去を制御する消去動作制御信号
と、前記奇数領域への書込を制御する第１の書込動作制
御信号と、前記偶数領域への書込を制御する第２の書込
動作制御信号を発生するものである。
に接続された奇数領域と偶数ワード線に接続された偶数
領域からなり、前記メモリ制御回路は、前記一定記憶容
量単位のデータの電気消去を制御する消去動作制御信号
と、前記奇数領域への書込を制御する第１の書込動作制
御信号と、前記偶数領域への書込を制御する第２の書込
動作制御信号を発生するものである。
【００１６】
【発明の実施の形態】図１は、本発明の実施形態を示す
マイコンの概略ブロック図であり、ＣＰＵ１及びフラッ
シュメモリ２、メモリ制御回路３で構成される。図３に
示されたマイコンと異なるものは、バッファ回路１１，
１２，１３，１４に各々設けられた３２ビットのフラグ
回路が設けられていない点であり。また、メモリ制御回
路３の内部回路構成が異なる点である。その他はほぼ同
一構成である。
マイコンの概略ブロック図であり、ＣＰＵ１及びフラッ
シュメモリ２、メモリ制御回路３で構成される。図３に
示されたマイコンと異なるものは、バッファ回路１１，
１２，１３，１４に各々設けられた３２ビットのフラグ
回路が設けられていない点であり。また、メモリ制御回
路３の内部回路構成が異なる点である。その他はほぼ同
一構成である。
【００１７】メモリ制御回路３内には、ＣＰＵ１から印
加されるコマンドを保持するコマンドレジスタ１５とコ
マンドレジスタ１５の内容を検出して、コマンドに応じ
て消去動作制御信号ＥＲＡＳＥ、書込動作制御信号ＰＲ
ＯＧ１、書込動作制御信号ＰＲＯＧ２を発生するコマン
ドデコーダー１６が設けられる。これらの制御信号及び
制御信号に応じたフラッシュメモリ２の動作は、メモリ
制御回路３に内蔵されたクロック信号発振回路（図示せ
ず）のクロックによってタイミング制御される。
加されるコマンドを保持するコマンドレジスタ１５とコ
マンドレジスタ１５の内容を検出して、コマンドに応じ
て消去動作制御信号ＥＲＡＳＥ、書込動作制御信号ＰＲ
ＯＧ１、書込動作制御信号ＰＲＯＧ２を発生するコマン
ドデコーダー１６が設けられる。これらの制御信号及び
制御信号に応じたフラッシュメモリ２の動作は、メモリ
制御回路３に内蔵されたクロック信号発振回路（図示せ
ず）のクロックによってタイミング制御される。
【００１８】次に、図２を参照して図１に示されたマイ
コンのセクタ書込動作を説明する。
コンのセクタ書込動作を説明する。
【００１９】ＣＰＵ１は、許可信号＊ＯＥを「Ｈ」レベ
ルとしたまま許可信号＊ＣＥ、＊ＷＥを立ち下げると同
時に、書込を行うセクタのローアドレスをフラッシュメ
モリ２に印加する。これによりメモリ制御回路３は、内
部書込信号ＷＲＴを「Ｈ」レベルとしてフラッシュメモ
リ２を書込可能状態とした後、消去動作制御信号ＥＲＡ
ＳＥを「Ｈ」レベルとする。これにより、フラッシュメ
モリ２の指定されたセクタの電気消去が一括して行われ
る。所定時間後、消去か終了すると、メモリ制御回路３
は、内部書込信号ＷＲＴと消去動作制御信号ＥＲＡＳＥ
を「Ｈ」レベルとして書込動作を終了する。一方、ＣＰ
Ｕ１は、許可信号を＊ＣＥ、＊ＷＥを立ち上げる。この
ように、従来は消去が終了すると自動的に次の書込動作
に推移するのであるが、本実施形態では、動作は連続し
て行われず停止する。
ルとしたまま許可信号＊ＣＥ、＊ＷＥを立ち下げると同
時に、書込を行うセクタのローアドレスをフラッシュメ
モリ２に印加する。これによりメモリ制御回路３は、内
部書込信号ＷＲＴを「Ｈ」レベルとしてフラッシュメモ
リ２を書込可能状態とした後、消去動作制御信号ＥＲＡ
ＳＥを「Ｈ」レベルとする。これにより、フラッシュメ
モリ２の指定されたセクタの電気消去が一括して行われ
る。所定時間後、消去か終了すると、メモリ制御回路３
は、内部書込信号ＷＲＴと消去動作制御信号ＥＲＡＳＥ
を「Ｈ」レベルとして書込動作を終了する。一方、ＣＰ
Ｕ１は、許可信号を＊ＣＥ、＊ＷＥを立ち上げる。この
ように、従来は消去が終了すると自動的に次の書込動作
に推移するのであるが、本実施形態では、動作は連続し
て行われず停止する。
【００２０】消去されたセクタの奇数領域（６４ｏｄ
ｄ）の書込を行う場合、ＣＰＵ１は、許可信号を＊Ｃ
Ｅ、＊ＷＥを立ち下げると同時に、消去されたセクタの
奇数領域のローアドレスと奇数領域の書込を指示する第
１の書込コマンドデータを印加する。メモリ制御回路３
は、内部書込信号ＷＲＴを「Ｈ」レベルとして、更に、
コマンドレジスタ１５に保持された第１の書込コマンド
データをコマンドデコーダ１６が検出して第１の書込動
作制御信号ＰＲＯＧ１を「Ｈ」レベルとする。
ｄ）の書込を行う場合、ＣＰＵ１は、許可信号を＊Ｃ
Ｅ、＊ＷＥを立ち下げると同時に、消去されたセクタの
奇数領域のローアドレスと奇数領域の書込を指示する第
１の書込コマンドデータを印加する。メモリ制御回路３
は、内部書込信号ＷＲＴを「Ｈ」レベルとして、更に、
コマンドレジスタ１５に保持された第１の書込コマンド
データをコマンドデコーダ１６が検出して第１の書込動
作制御信号ＰＲＯＧ１を「Ｈ」レベルとする。
【００２１】この第１の書込動作は、奇数領域（６４ｏ
ｄｄ）に書き込むべきデータを転送する動作と転送され
たデータを書き込む動作がある。即ち、ＣＰＵ１は、許
可信号を＊ＣＥ、＊ＷＥを立ち下げた後、この許可信号
を＊ＣＥ、＊ＷＥを６４回クロッキングすると同時にカ
ラムアドレスデータと書込データをフラッシュメモリ２
に印加する。この動作により指定されたカラムアドレス
のバッファ回路１１，１２（図の右側のブロックの場合
には１３，１４）に６４バイトのデータが転送保持され
る。書込データの転送が終了した後、許可信号を＊Ｃ
Ｅ、＊ＷＥを「Ｌ」レベルとすると、フラッシュメモリ
２は、書込動作に入り、バッファ回路１１，１２に保持
されたデータが奇数領域（６４ｏｄｄ）に書き込まれ
る。書込が終了すると第１の書込動作は終了するので、
ＣＰＵ１は、許可信号を＊ＣＥ、＊ＷＥを「Ｈ」レベル
とする。
ｄｄ）に書き込むべきデータを転送する動作と転送され
たデータを書き込む動作がある。即ち、ＣＰＵ１は、許
可信号を＊ＣＥ、＊ＷＥを立ち下げた後、この許可信号
を＊ＣＥ、＊ＷＥを６４回クロッキングすると同時にカ
ラムアドレスデータと書込データをフラッシュメモリ２
に印加する。この動作により指定されたカラムアドレス
のバッファ回路１１，１２（図の右側のブロックの場合
には１３，１４）に６４バイトのデータが転送保持され
る。書込データの転送が終了した後、許可信号を＊Ｃ
Ｅ、＊ＷＥを「Ｌ」レベルとすると、フラッシュメモリ
２は、書込動作に入り、バッファ回路１１，１２に保持
されたデータが奇数領域（６４ｏｄｄ）に書き込まれ
る。書込が終了すると第１の書込動作は終了するので、
ＣＰＵ１は、許可信号を＊ＣＥ、＊ＷＥを「Ｈ」レベル
とする。
【００２２】一方、偶数領域（６４ｅｖｅｎ）の書込を
行う場合も同様の動作となる。即ち、ＣＰＵ１は、許可
信号を＊ＣＥ、＊ＷＥを立ち下げると同時に、消去され
たセクタの偶数領域のローアドレスと偶数領域の書込を
指示する第２の書込コマンドデータを印加する。メモリ
制御回路３は、内部書込信号ＷＲＴを「Ｈ」レベルとし
て、更に、コマンドレジスタ１５に保持された第２の書
込コマンドデータをコマンドデコーダ１６が検出して第
２の書込動作制御信号ＰＲＯＧ２を「Ｈ」レベルとす
る。ＣＰＵ１は、許可信号を＊ＣＥ、＊ＷＥを立ち下げ
た後、この許可信号を＊ＣＥ、＊ＷＥを６４回クロッキ
ングすると同時にカラムアドレスデータと書込データを
フラッシュメモリ２に印加する。この動作により指定さ
れたカラムアドレスのバッファ回路１１，１２（図の右
側のブロックの場合には１３，１４）に６４バイトのデ
ータが転送保持される。書込データの転送が終了した
後、許可信号を＊ＣＥ、＊ＷＥを「Ｌ」レベルとする
と、フラッシュメモリ２は、書込動作に入り、バッファ
回路１１，１２に保持されたデータが偶数領域（６４ｏ
ｄｄ）に書き込まれる。書込が終了すると第２の書込動
作は終了するので、ＣＰＵ１は、許可信号を＊ＣＥ、＊
ＷＥを「Ｈ」レベルとする。
行う場合も同様の動作となる。即ち、ＣＰＵ１は、許可
信号を＊ＣＥ、＊ＷＥを立ち下げると同時に、消去され
たセクタの偶数領域のローアドレスと偶数領域の書込を
指示する第２の書込コマンドデータを印加する。メモリ
制御回路３は、内部書込信号ＷＲＴを「Ｈ」レベルとし
て、更に、コマンドレジスタ１５に保持された第２の書
込コマンドデータをコマンドデコーダ１６が検出して第
２の書込動作制御信号ＰＲＯＧ２を「Ｈ」レベルとす
る。ＣＰＵ１は、許可信号を＊ＣＥ、＊ＷＥを立ち下げ
た後、この許可信号を＊ＣＥ、＊ＷＥを６４回クロッキ
ングすると同時にカラムアドレスデータと書込データを
フラッシュメモリ２に印加する。この動作により指定さ
れたカラムアドレスのバッファ回路１１，１２（図の右
側のブロックの場合には１３，１４）に６４バイトのデ
ータが転送保持される。書込データの転送が終了した
後、許可信号を＊ＣＥ、＊ＷＥを「Ｌ」レベルとする
と、フラッシュメモリ２は、書込動作に入り、バッファ
回路１１，１２に保持されたデータが偶数領域（６４ｏ
ｄｄ）に書き込まれる。書込が終了すると第２の書込動
作は終了するので、ＣＰＵ１は、許可信号を＊ＣＥ、＊
ＷＥを「Ｈ」レベルとする。
【００２３】このようにセクタの消去と、奇数領域の書
込と、偶数領域の書込は、全く独立したコマンドによっ
て独立した動作で制御されるのである。そして本実施形
態の場合には、従来のようにリコール１によってフラッ
シュメモリ２のセクタのデータを読み出して、書き換え
る必要のないデータをバッファ回路１１，１２，１３，
１４に書き込む動作はなく、また、バッファ回路１３，
１４からバッファ回路１１，１２にデータを転送するリ
コール２の動作もない。そのために、各バッファ回路１
１，１２，１３，１４に設けられた３２ビットのフラグ
回路は、除去されいる。
込と、偶数領域の書込は、全く独立したコマンドによっ
て独立した動作で制御されるのである。そして本実施形
態の場合には、従来のようにリコール１によってフラッ
シュメモリ２のセクタのデータを読み出して、書き換え
る必要のないデータをバッファ回路１１，１２，１３，
１４に書き込む動作はなく、また、バッファ回路１３，
１４からバッファ回路１１，１２にデータを転送するリ
コール２の動作もない。そのために、各バッファ回路１
１，１２，１３，１４に設けられた３２ビットのフラグ
回路は、除去されいる。
【００２４】本実施形態の場合、ＣＰＵ１は、消去動作
を行う前に、消去されるセクタのデータの中で書き換え
る必要のないデータを読み出し、ＣＰＵ１内部のメモリ
に保持する。そして、第１の書込動作と第２の書込動作
のデータ転送の際に書き換える必要のないデータをバッ
ファ回路１１，１２，１３，１４の対応するアドレスに
書き込むことによって、記憶データの変化を防ぐことが
できるのである。
を行う前に、消去されるセクタのデータの中で書き換え
る必要のないデータを読み出し、ＣＰＵ１内部のメモリ
に保持する。そして、第１の書込動作と第２の書込動作
のデータ転送の際に書き換える必要のないデータをバッ
ファ回路１１，１２，１３，１４の対応するアドレスに
書き込むことによって、記憶データの変化を防ぐことが
できるのである。
【００２５】また、本実施形態では、コマンド方式、即
ち、メモリ制御回路３の中にコマンドレジスタ１５とコ
マンドデコーダ１６を設けて、転送されたコマンドによ
って各動作制御信号を発生していたが、コマンドの代わ
りにＣＰＵ１から各動作制御に応じた信号をメモリ制御
回路３に供給し、この信号に応じて各動作制御信号を発
生するようにしても良い。
ち、メモリ制御回路３の中にコマンドレジスタ１５とコ
マンドデコーダ１６を設けて、転送されたコマンドによ
って各動作制御信号を発生していたが、コマンドの代わ
りにＣＰＵ１から各動作制御に応じた信号をメモリ制御
回路３に供給し、この信号に応じて各動作制御信号を発
生するようにしても良い。
【００２６】
【発明の効果】上述の如く、本発明によれば、従来のよ
うにリコールの動作がなくなり書込動作のトータル時間
が短縮される利点があり、また、従来のように各動作制
御信号を連続して出力するためのシーケンス回路が不要
となるのでメモリ制御回路の回路規模及び素子数が小さ
くなる利点がある。更に、バッファ回路に設けられてい
たフラグ回路も不要となるのでフラッシュメモリの構成
素子数が減少する利点を有する。従って、フラッシュマ
イコン全体のチップ面積が小さくなるものである。
うにリコールの動作がなくなり書込動作のトータル時間
が短縮される利点があり、また、従来のように各動作制
御信号を連続して出力するためのシーケンス回路が不要
となるのでメモリ制御回路の回路規模及び素子数が小さ
くなる利点がある。更に、バッファ回路に設けられてい
たフラグ回路も不要となるのでフラッシュメモリの構成
素子数が減少する利点を有する。従って、フラッシュマ
イコン全体のチップ面積が小さくなるものである。
【図１】本発明の実施形態を示すブロック図である。
【図２】図１に示されたフラッシュマイコンの動作を示
すタイミング図である。
すタイミング図である。
【図３】従来例を示すブロック図である。
【図４】従来のフラッシュマイコンの書込動作を示すタ
イミング図である。
イミング図である。
１ ＣＰＵ ２ フラッシュメモリ ３ メモリ制御回路 ４ 第１のメモリブロック ５ 第２のメモリブロック ６ ローデコーダ ７、８，９，１０ カラムデコーダ １１，１２，１３，１４ バッファ回路 １５ コマンドレジスタ １６ コマンドデコーダ
Claims (5)
- 【請求項１】 一定記憶容量単位でデータの電気消去及
び書き換えが可能な不揮発性メモリと、前記不揮発性メ
モリの状態を制御する複数の許可信号に基づいて前記不
揮発性メモリの動作を制御する動作制御信号を発生する
メモリ制御回路と、前記不揮発性メモリの一定記憶容量
領域と等しいアドレス数を有し、前記不揮発性メモリの
書き換えデータを格納するバッファ回路とを含むマイク
ロコンピュータにおいて、前記メモリ制御回路は、前記
制御信号の変化に応じて前記不揮発性メモリを書込状態
にする書込状態制御信号を発生し、前記制御信号の変化
と同期して印加された消去動作を指示するコマンドデー
タに基づいて前記不揮発性メモリの消去動作制御信号を
発生し、前記制御信号の変化と同期して印加された書込
動作を指示するコマンドデータに基づいて書込動作制御
信号を発生することを特徴とするマイクロコンピュー
タ。 - 【請求項２】 一定記憶容量単位でデータの電気消去及
び書き換えが可能な不揮発性メモリと、前記不揮発性メ
モリの状態を制御する複数の許可信号に基づいて前記不
揮発性メモリの動作を制御する動作制御信号を発生する
メモリ制御回路と、前記不揮発性メモリの一定記憶容量
領域と等しいアドレス数を有し、前記不揮発性メモリの
書き換えデータを格納するバッファ回路とを含むマイク
ロコンピュータにおいて、前記メモリ制御回路は、電気
消去動作と書込動作を制御する制御信号を独立したコマ
ンドデータに基づいて出力することを特徴とするマイク
ロコンピュータ。 - 【請求項３】 一定記憶容量単位でデータの電気消去及
び書き換えが可能な不揮発性メモリと、前記不揮発性メ
モリの状態を制御する複数の許可信号に基づいて前記不
揮発性メモリの動作を制御する動作制御信号を発生する
メモリ制御回路と、前記不揮発性メモリの一定記憶容量
領域と等しいアドレス数を有し、前記不揮発性メモリの
書き換えデータを格納するバッファ回路とを含むマイク
ロコンピュータにおいて、前記メモリ制御回路は、前記
一定記憶容量単位のデータを電気消去するための消去コ
マンドと書込動作を行うための書込コマンドを識別する
コマンドデコーダを備えることを特徴とするマイクロコ
ンピュータ。 - 【請求項４】 一定記憶容量単位でデータの電気消去及
び書き換えが可能な不揮発性メモリと、前記不揮発性メ
モリの状態を制御する複数の許可信号に基づいて前記不
揮発性メモリの動作を制御する動作制御信号を発生する
メモリ制御回路と、前記不揮発性メモリの一定記憶容量
領域と等しいアドレス数を有し、前記不揮発性メモリの
書き換えデータを格納するバッファ回路とを含むマイク
ロコンピュータにおいて、前記一定記憶容量単位は、奇
数ワード線に接続された奇数領域と偶数ワード線に接続
された偶数領域からなり、前記メモリ制御回路は、前記
一定記憶容量単位のデータの電気消去を制御する消去動
作制御信号と、前記奇数領域への書込を制御する第１の
書込動作制御信号と、前記偶数領域への書込を制御する
第２の書込動作制御信号を発生することを特徴とするマ
イクロコンピュータ。 - 【請求項５】 前記制御回路は、前記一定記憶領域の消
去を指示する消去コマンドと、前記奇数領域の書込を指
示する第１の書込コマンドと、前記偶数領域への書込を
指示する第２の書込コマンドを識別するコマンドデコー
ダを内蔵することを特徴とする請求項３記載のマイクロ
コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8925599A JP2000285092A (ja) | 1999-03-30 | 1999-03-30 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8925599A JP2000285092A (ja) | 1999-03-30 | 1999-03-30 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000285092A true JP2000285092A (ja) | 2000-10-13 |
Family
ID=13965666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8925599A Pending JP2000285092A (ja) | 1999-03-30 | 1999-03-30 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000285092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917543B2 (en) | 2002-08-30 | 2005-07-12 | Nec Electronics Corporation | Flash memory for improving write access time |
-
1999
- 1999-03-30 JP JP8925599A patent/JP2000285092A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917543B2 (en) | 2002-08-30 | 2005-07-12 | Nec Electronics Corporation | Flash memory for improving write access time |
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