JP7322568B2 - メモリシステム、制御方法及びプログラム - Google Patents

Description

本発明は、不揮発性メモリであるフラッシュメモリを、センサデータ等を蓄積するための主記憶手段として備えたメモリシステム、その制御方法及びプログラムに関する。

近年、携帯型の電子機器や通信機器等において、主記憶手段としてフラッシュメモリが多く用いられている。フラッシュメモリにおいては、データの書き換えや書き込みを行う際に、データの書き込み対象となっているメモリ内のセクタにすでにデータが記憶されている場合には、まず、そのデータを消去するイレース処理をセクタ単位で実行する必要がある。

そのため、フラッシュメモリを用いたメモリ管理においては、データの書き込み対象となっているメモリ内のセクタに対してイレース処理が必要な場合、書き込み用のデータを一時保存するバッファメモリが必要となる。

特に、ＮＯＲ型のフラッシュメモリにおいては、メモリアレイの構造上、ＮＡＮＤ型のフラッシュメモリに比較して、イレース処理に必要とする時間（イレース時間）が長く、また、イレース処理を繰り返すことにより、メモリ素子が劣化してイレース時間が、利用初期の状態より長くなることも知られている。

特許文献１には、フラッシュメモリにおけるイレース回数を含む劣化度情報を検出して、この劣化度に基づいて書き換え動作の際にイレース処理の対象となるメモリ内のブロックに対するウェアレベリング（メモリ素子の使用寿命を延ばすための書き換え動作の平滑化処理）を行う技術が記載されている。

特開２０１２－１７４３３１号公報

しかしながら、特許文献１に記載されているようなイレース回数を含む劣化度情報に基づいてウェアレベリングを行う場合、ブロック内の各セクタにおけるデータの保存状態や書き換え回数等（又は、メモリ素子の劣化状態）のばらつきを考慮して大きなマージンを設ける必要があり、それに伴って、バッファメモリとして確保するメモリ容量を大きくする必要があるという問題を有していた。

そこで、本発明は、フラッシュメモリを、センサデータ等を蓄積するための主記憶手段として備えたメモリシステムにおける、書き込み用のデータを一時保存するバッファメモリのメモリ容量の増大を抑えることができるメモリシステム、その制御方法及びプログラムを提供することを目的とする。

本発明の一実施形態に係るメモリシステムは、
フラッシュメモリである主記憶手段の各セクタに関する管理情報に基づいて、データを前記主記憶手段の各セクタに書き込んで保存する制御を行うメモリ管理手段と、
前記データを一時保存する所定のメモリ容量のバッファメモリが確保される作業用メモリと、
前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存する前記主記憶手段と、
を備え、
前記管理情報は、前記メモリ管理手段による前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有し、
前記メモリ管理手段は、前記イレース時間に基づいて、前記作業用メモリに確保される前記バッファメモリのメモリ容量を設定する、
ことを特徴とする。

本発明によれば、フラッシュメモリを、センサデータ等を蓄積するための主記憶手段として備えたメモリシステムにおける、書き込み用のデータを一時保存するバッファメモリのメモリ容量の増大を抑えることができる。

本発明に係るメモリシステムを備えた電子機器の一例を示す概略ブロック図である。 実施形態に係るメモリシステムの制御方法（メインフロー）の一例を示すフローチャートである。 一実施形態に係るメモリシステムの制御方法に適用される初期設定処理の一例を示すフローチャートである。 一実施形態に適用される初期設定処理において作成されるセクタ管理テーブルの一例を示す図である。 フラッシュメモリにおけるイレース回数とイレース時間との関係を示す特性図である。 一実施形態に適用されるファイルオープン処理の一例を示すフローチャートある。 一施形態に適用されるファイルライト処理の一例を示すフローチャート（その１）である。 一施形態に適用されるファイルライト処理の一例を示すフローチャート（その２）である。 一実施形態に適用されるファイルライト処理において実行されるイレース時間の取得処理の一例を示すフローチャートである。 一実施形態に適用されるファイルクローズ処理の一例を示すフローチャートである。

以下、本発明に係るメモリシステム、その制御方法及びプログラムについて、実施形態を示して詳しく説明する。ここでは、本発明に係るメモリシステムを、例えばスマートウォッチやスマートフォン、データロガーのような携帯型や装着型（いわゆる、ウェアラブル）の小型の電子機器であって、ユーザの身体の動きに関連する情報を収集して解析する電子機器に適用する場合について説明する。
＜電子機器＞
図１は、本発明に係るメモリシステムを備えた電子機器の一実施形態を示す概略ブロック図である。
本実施形態に係るメモリシステムを備えた電子機器１００は、例えば図１に示すように、ＣＰＵ１１０と、ＲＡＭ１２０と、ＮＯＲ型のフラッシュメモリ１３０と、センサ部１４０と、表示部１５０と、入力操作部１６０と、電源部１７０と、を有している。

ＣＰＵ１１０は、図示しないＲＯＭ等のコンピュータ読み取り可能な記録媒体に記録されているプログラムを実行することにより、ＲＡＭ１２０においてセンサ部１４０から継続的に出力されるデータ（センサデータ）をバッファリングするために確保されるバッファメモリのメモリ容量を動的に設定する動作や、ＲＡＭ１２０にバッファリングされたデータをＮＯＲ型のフラッシュメモリ１３０に書き込む動作等を制御するメモリ制御手段である。また、ＣＰＵ１１０は、プログラムを実行することによりセンサ部１４０におけるセンシング動作や、表示部１５０における各種の情報の表示動作、入力操作部１６０における入力操作に応じた処理動作等を制御する。ここで、ＣＰＵ１１０において実行されるプログラムは、ＮＯＲ型のフラッシュメモリ１３０に保存されているものであってもよい。

また、本実施形態においては、ＣＰＵ１１０として、少なくとも、周期的にセンシング動作を行うセンサ部１４０から出力されるデータをＮＯＲ型のフラッシュメモリ１３０に順次書き込んで蓄積する動作や、蓄積されたデータに基づく所望の解析処理、電子機器１００の動作状態や解析結果等を表示部１５０に表示する動作等を実行できる程度の、比較的処理能力の低い（ローパフォーマンス）ものが適用される。ここで、処理能力が低いＣＰＵは、一般に低い動作周波数で処理動作を実行すればよいため消費電力を低く（ローパワー）抑えることができる。

ＲＡＭ１２０は、ＣＰＵ１１０においてプログラムを実行する際に使用するデータや生成されるデータ等を一時保存する作業用メモリである。特に、本実施形態においては、センサ部１４０から出力されるデータをフラッシュメモリ１３０に書き込む際に、フラッシュメモリ１３０の各セクタに設定されるイレース時間に基づいて、ＲＡＭ１２０上にバッファメモリとして確保するメモリ容量が動的に設定される。また、本実施形態においては、ＲＡＭ１２０は、バッファメモリとして確保できるメモリ容量が、フラッシュメモリ１３０におけるデータの読み書きを行う際の単位であるセクタのデータサイズよりも小さくなる場合がある、というメモリシステム又はマイクロコンピュータの構造上の制約を有しているものとする。ここで、このようなメモリ容量の制約を有するＲＡＭとして、例えば、バッファリングの際に十分なメモリ容量を確保することができない場合がある小容量のＲＡＭを適用した場合、一般にＲＡＭを含む機器を小型化することができる。

なお、図１においては、ＣＰＵ１１０とＲＡＭ１２０とを別個の構成（ＣＰＵ１１０に対して外付けされた独立した記憶手段）として示したが、本発明はこれに限定されるものではなく、プロセッサ（演算処理部）と内蔵ＲＡＭとを備えたワンチップマイコン（マイクロコンピュータ）の形態を有するものであってもよい。

ＮＯＲ型のフラッシュメモリ１３０は、主記憶手段であって、センサ部１４０から出力されるデータを所定の記憶領域に順次保存する。また、フラッシュメモリ１３０は、データの読み書きを行う際の単位である、各セクタについての管理情報を管理情報領域に保存している。この管理情報は、各セクタにおけるデータの保存状態やイレース処理に関連する情報を有し、後述するメモリシステムの制御方法の実行時に読み出されて、データをフラッシュメモリ１３０に書き込む際に使用されて適宜更新される。

センサ部１４０は、ユーザの身体の動きに関連する物理的なデータや生体的なデータ、位置データ等のセンサデータを継続的に取得して出力する手段であって、例えば加速度センサやジャイロセンサ（角速度センサ）、地磁気センサ、気圧センサ、脈拍センサ、心拍センサ、ＧＰＳ受信部等の検出手段を備えている。また、表示部１５０は、電子機器１００の動作状態や解析結果等に関する情報を表示する手段であって、例えば液晶ディスプレイや有機ＥＬディスプレイ等の表示手段が適用される。

入力操作部１６０は、例えば電子機器１００の筐体に設けられたボタンスイッチやタッチセンサ、表示部１５０の前面に設けられたタッチパネル等の入力手段であり、ユーザの入力操作に応じて各種の操作信号をＣＰＵ１１０に出力する。これにより、センサ部１４０における動作の設定や制御、表示部１５０に表示する項目や情報の選択や設定、電子機器１００の電源のオン、オフ操作等が行われる。

電源部１７０は、上述した電子機器１００の各部に駆動電力を供給してそれぞれの機能を実現する。ここで、電源部１７０は、電子機器１００の装着性や携帯性を損なわないように、例えば市販のボタン型電池等の一次電池や、リチウムイオン電池等の二次電池、その他、各種の環境発電技術による電源等を、単独で、あるいは、適宜組み合わせて適用することができる。

＜メモリシステムの制御方法＞
次に、本実施形態に係る電子機器に適用されるメモリシステムの制御方法について図面を参照して説明する。ここで、本実施形態に係るメモリシステムの制御方法は、ＣＰＵ１１０において所定のプログラムを実行することにより実現される。

図２は、本実施形態に係るメモリシステムの制御方法（メインフロー）の一例を示すフローチャートであり、図３は、本実施形態に係るメモリシステムの制御方法に適用される初期設定処理の一例を示すフローチャートである。また、図４は、本実施形態に適用される初期設定処理において作成されるセクタ管理テーブルの一例を示す図であり、図５は、フラッシュメモリにおけるイレース回数とイレース時間との関係を示す特性図である。また、図６は、本実施形態に適用されるファイルオープン処理の一例を示すフローチャートであり、図７、図８は、本実施形態に適用されるファイルライト処理の一例を示すフローチャートである。図９は、本実施形態に適用されるファイルライト処理において実行されるイレース時間の取得処理の一例を示すフローチャートであり、図１０は、本実施形態に適用されるファイルクローズ処理の一例を示すフローチャートである。

本実施形態に係る電子機器に適用されるメモリシステムの制御方法は、例えば図２に示すように、メインフローとして、概略、初期設定処理（ステップＳ１０２）と、ファイルオープン処理（ステップＳ１０４）と、ファイルライト処理（ステップＳ１０６）と、ファイルクローズ処理（ステップＳ１０８）と、が順次実行される。

（初期設定処理）
本実施形態に適用されるメモリシステムの制御方法においては、まず、電子機器１００のユーザにより装置電源がオンされ、ＣＰＵ１１０において所定のプログラムが実行されると、まず、初期設定処理（ステップＳ１０２）が実行される。

初期設定処理（ステップＳ１０２）においては、ＣＰＵ１１０は、フラッシュメモリ１３０に設定された管理情報領域内に、フラッシュメモリ１３０におけるデータの読み書きを行う際の単位である、各セクタについての「イレース時間」の項目を設定する。具体的には、例えば図３のフローチャートに示すように、ＣＰＵ１１０は、フラッシュメモリ１３０の管理情報領域から上記の項目を含む管理情報を読み出し（ステップＳ１２２）、ＲＡＭ１２０上に図４に示すようなセクタ管理テーブルTable1を作成する（ステップＳ１２４）。その後、ＣＰＵ１１０は、初期設定処理を終了して、図２に示したメインフローに戻る。

なお、本実施形態においては、フラッシュメモリ１３０内に管理情報領域を設定したが、フラッシュメモリ１３０とは別の書き換え可能な不揮発性記憶媒体を用意し、当該不揮発性記憶媒体内に管理情報領域を設定しても良い。

ここで、図４に示したセクタ管理テーブルTable1の「イレース時間」の項目には、各セクタにおける初期値として、例えば電子機器１００のデータシートやカタログ等で規定されている工場出荷時のイレース時間（例えば４５０[ms]）が初期値として設定されている。フラッシュメモリ１３０の各セクタ（例えば６４［Kbyte]）におけるイレース時間は、例えば図５に示すように、イレース回数の増加に伴って長くなる劣化特性を有するため、データサイズが例えば２［byte］に設定されている。

なお、図５に示したイレース回数とイレース時間との関係を示す特性図においては、フラッシュメモリへのイレース回数が概ね数千回を超過すると、メモリ素子の劣化が急速に進行してイレース時間が著しく長くなる。そのため、一般に実製品においては、フラッシュメモリのイレース時間が略安定している範囲（すなわち、イレース回数が、工場出荷の時点である１回目から概ね1000回乃至数千回を超過しない範囲；以下、便宜的に「使用保証範囲」と記す）内での使用を保証している。

また、図４に示したセクタ管理テーブルTable1の「セクタ使用状況」の項目には、各セクタにデータが書き込まれて使用されているか（「使用中：0x01」）、又は、書き込まれているが使用されていないか（「未使用：0xFF」）、又は、今後使用されない、或いは、使用頻度が非常に低いため不要になっているか（「不要データあり：0x00」）、のいずれかの状態が設定されている。ここで、不要データは、データ自体はフラッシュメモリ１３０のセクタに存在しているが、消去のためのフラグが設定されたデータであって、次回のデータ書き込み時に当該不要データを含むセクタが、セクタ単位でイレース処理の対象となる。このセクタ使用状況は、データサイズが例えば１［byte］に設定されている。

（ファイルオープン処理）
次いで、ファイルオープン処理（ステップＳ１０４）においては、例えば図６のフローチャートに示すように、ＣＰＵ１１０は、まず、フラッシュメモリ１３０へのデータの書き込み動作における１秒あたりに書き込むデータサイズＤ（例えば３～１０［Kbyte]」）を指定する（ステップＳ１４２）。ここで、フラッシュメモリ１３０に対して１秒あたりに書き込むデータサイズＤは、例えば、電子機器１００において実行されるアプリケーションやセンサ部１４０において取得されるセンサデータのサイズやセンシング周波数等に基づいて予め設定されている。なお、電子機器１００に複数のアプリケーションが搭載されていて、任意のアプリケーションを選択可能な場合には、選択されたアプリケーションに応じたデータサイズＤが設定される。

次いで、ＣＰＵ１１０は、上述した初期設定処理において作成されたセクタ管理テーブルTable1に基づいて、フラッシュメモリ１３０にデータの書き込みが可能な空きセクタがあるか否かを判定する（ステップＳ１４４）。フラッシュメモリ１３０の全てのセクタにデータが書き込まれて空きセクタがない（Full）と判定した場合（ステップＳ１４４のＮｏ）には、ＣＰＵ１１０は、例えばユーザにフラッシュメモリ１３０へのデータの書き込みが不可能であることを報知する等の、所定のエラー処理（ステップＳ１４６）を実行する。このエラー処理においては、ＣＰＵ１１０は、例えば表示部１５０に「書き込み不可／処理終了」等のエラー表示を行う。その後、ＣＰＵ１１０は、図２に示したフラッシュメモリ１３０へのデータの書き込み処理（メインフロー）を終了する。

一方、フラッシュメモリ１３０に空きセクタがあると判定した場合（ステップＳ１４４のＹｅｓ）には、図２に示したメインフローに戻る。
なお、本実施形態においては、ステップＳ１４４において、空きセクタがない場合には、エラー処理（ステップＳ１４６）を実行してフラッシュメモリ１３０へのデータの書き込み処理（メインフロー）を終了する場合について説明したが、本発明はこれに限定されるものではない。例えばＣＰＵ１１０は、上述したセクタ管理テーブルTable1に、データ書き込み日時やデータの読み出し回数等の項目を設け、各セクタのうち、古いデータが書き込まれているセクタから、或いは、使用頻度が低いデータが書き込まれているセクタから順に、イレース処理を実行して空きセクタを確保するものであってもよい。

（ファイルライト処理）
次いで、ＣＰＵ１１０により、センサ部１４０から出力されるデータをフラッシュメモリ１３０に書き込む指示がされると、ファイルライト処理（ステップＳ１０６）が実行される。具体的には、例えば図７、図８のフローチャートに示すように、ＣＰＵ１１０は、まず、フラッシュメモリ１３０へのデータの書き込みに伴って実行されるイレース処理の所要時間（イレース時間）を計測するためのフラグ（計測フラグ）Flagが設定（SET）されているか否かを判定する（ステップＳ１６２）。計測フラグFlagが設定（SET）されている場合（ステップＳ１６２のＹｅｓ）には、ＣＰＵ１１０は、後述する図８のフローチャートに示すイレース処理の完了判定動作（ステップＳ１９２～）を実行する。

一方、計測フラグFlagが設定（SET）されていない場合（ステップＳ１６２のＮｏ）には、ＣＰＵ１１０は、フラッシュメモリ１３０に書き込むデータサイズ（ステップＳ１４２で指定したデータサイズ）Ｄ[byte]が、現在データが書き込まれているセクタの残サイズ（空き容量）Ｗｉ[byte]よりも大きいか否かを判定する（ステップＳ１６４）。書き込むデータサイズＤがセクタの残サイズＷｉ以下の場合（ステップＳ１６４のＮｏ）には、ＣＰＵ１１０は、後述する図８のフローチャートに示すフラッシュメモリ１３０にデータを書き込む動作（ステップＳ２００～）を実行する。

一方、書き込むデータサイズＤがセクタの残サイズＷｉよりも大きい場合（ステップＳ１６４のＹｅｓ）には、ＣＰＵ１１０は、書き込むデータのうち、セクタの残サイズＷｉ分だけデータをバッファメモリBuf1にコピーした後、バッファメモリBuf1のデータをフラッシュメモリ１３０の該当するセクタに書き込む（ステップＳ１６６）。

次いで、ＣＰＵ１１０は、セクタ管理テーブルTable1に基づいて、フラッシュメモリ１３０にデータの書き込みが可能な空きセクタがあるか否かを判定する（ステップＳ１６８）。フラッシュメモリ１３０に空きセクタがないと判定した場合（ステップＳ１６８のＮｏ）には、ＣＰＵ１１０は、上述したステップＳ１４６と同様の所定のエラー処理（ステップＳ１８２）を実行した後、図２に示したメインフローを終了する。

一方、フラッシュメモリ１３０に空きセクタがあると判定した場合（ステップＳ１６８のＹｅｓ）には、イレース時間取得処理を実行する（ステップＳ１７０）。具体的には、例えば図９のフローチャートに示すように、ＣＰＵ１１０は、まず、フラッシュメモリ１３０の空きセクタのうち、イレース時間が最も短い（最小の）セクタSECiを検索する（ステップＳ２２２）。

次いで、ＣＰＵ１１０は、セクタ管理テーブルTable1に基づいて、検索されたセクタSECiに不要データがあるか否かを判定する（ステップＳ２２４）。セクタSECiに不要データがない場合（ステップＳ２２４のＮｏ）には、ＣＰＵ１１０は、イレース時間取得処理を終了して、後述する図８のフローチャートに示すフラッシュメモリ１３０にデータを書き込む動作（ステップＳ２００～）を実行する。すなわち、セクタSECiに不要データがない場合には、イレース処理を実行する必要がないので、ステップＳ１６６において書き込みが完了していない残量分のデータを、空きセクタSECiに書き込むことができる。この場合には、後述するイレース時間を計測、取得する処理を行う必要はない。

一方、セクタSECiに不要データがある場合（ステップＳ２２４のＹｅｓ）には、ＣＰＵ１１０は、セクタ管理テーブルTable1に現時点で設定されているセクタSECiのイレース時間（すなわち、空きセクタの中で最小のイレース時間）を、ステップＳ１６６において書き込みが完了していない残量分のデータの書き込み動作において実行されるイレース処理のイレース時間Ｔ[s]に設定する（ステップＳ２２６）。その後、ＣＰＵ１１０は、イレース時間取得処理を終了して、図７に示したファイルライト処理に戻る。

次いで、ＣＰＵ１１０は、上述したイレース時間取得処理（ステップＳ１７０）において設定されたイレース時間Ｔ[s]に基づいて、ＲＡＭ１２０上にバッファメモリBuf1のメモリ容量Ｓを確保する（ステップＳ１７２）。具体的には、ファイルオープン処理（ステップＳ１４２）において指定されたデータサイズＤ[byte]に、イレース時間取得処理（ステップＳ１７０）において設定されたイレース時間Ｔ[s]を乗算して算出される下記のメモリ容量Ｓ[byte]でバッファメモリBuf1を確保する。
Ｓ＝Ｄ×Ｔ

ここで、上記のメモリ容量Ｓには、バッファリングするデータに対するマージンα[byte]が含まれている。また、本フローチャートには図示されていないが、確保されたメモリ容量Ｓが予め設定されている最大値を超過している場合には、ＣＰＵ１１０は、所定のエラー処理（例えばステップＳ１８２）を実行した後、図２に示したメインフローを終了する。なお、バッファメモリBuf1のメモリ容量Ｓの最大値は、例えば、電子機器１００において実行されるアプリケーションや、センサ部１４０において取得されるセンサデータのサイズやセンシング周波数等に基づいて、予め設定されている。また、電子機器１００に複数のアプリケーションが搭載されていて、任意のアプリケーションを選択可能な場合には、選択されたアプリケーションに応じたメモリ容量Ｓの最大値が設定される。

次いで、ＣＰＵ１１０は、書き込むデータのうちステップＳ１６６において書き込みが完了していない残量分（Ｄ－Ｗｉ）のデータを、新たに確保されたバッファメモリBuf1にコピーした後（ステップＳ１７４）、セクタSECiに対してイレース処理を開始する（ステップＳ１７６）。このとき、ＣＰＵ１１０は、イレース時間の計測を開始する（ステップＳ１７８）とともに、計測フラグFlagを設定（SET）する（ステップＳ１８０）。その後、ＣＰＵ１１０は、図７に示したファイルライト処理の先頭ステップＳ１６２に戻る。

ステップＳ１６２において、計測フラグFlagが設定（SET）されている場合（ステップＳ１６２のＹｅｓ）には、ＣＰＵ１１０は、例えば図８のフローチャートに示すように、セクタSECiに対するイレース処理が完了したか否かを判定する（ステップＳ１９２）。セクタSECiに対するイレース処理が完了していない状態で（すなわち、継続中に）、新たなデータの書き込みが指示された場合（ステップＳ１９２のＮｏ）には、ＣＰＵ１１０は、当該データをバッファメモリBuf1にコピーする（ステップＳ２０６）。このとき、コピーされたデータによりバッファメモリBuf1のメモリ容量が超過（オーバー）した場合（ステップＳ２０８のＹｅｓ）には、ＣＰＵ１１０は、所定のエラー処理（例えばステップＳ１８２）を実行した後、図２に示したメインフローを終了する。一方、コピーされたデータがバッファメモリBuf1のメモリ容量以下の場合（ステップＳ２０８のＮｏ）には、ＣＰＵ１１０は、後述するファイルライト処理の終了判断処理（ステップＳ２０４）を実行する。

一方、ステップＳ１９２において、セクタSECiに対するイレース処理が完了した状態で、新たなデータの書き込みが指示された場合（ステップＳ１９２のＹｅｓ）には、ＣＰＵ１１０は、イレース時間の計測を終了して、イレース処理の開始から完了までの所要時間を取得する（ステップＳ１９４）。そして、ＣＰＵ１１０は、取得したイレース時間を、セクタ管理テーブルTable1のセクタSECiの「イレース時間」の項目に書き込むことにより更新する（ステップＳ１９６）とともに、イレース時間の計測フラグFlagをリセット（RESET）する（ステップＳ１９８）。

次いで、ＣＰＵ１１０は、データをバッファメモリBuf1にコピーした後、フラッシュメモリ１３０の該当するセクタに、バッファメモリBuf1にコピーされたデータ、及び、今回書き込みが指示されたデータを書き込む（ステップＳ２００）。そして、ＣＰＵ１１０は、ＲＡＭ１２０上に確保されているバッファメモリBuf1を解放する（ステップＳ２０２）。

次いで、ＣＰＵ１１０は、図７、図８に示したファイルライト処理について終了判断を行い、終了トリガーが発生している場合（ステップＳ２０４のＹｅｓ）には、ファイルライト処理を終了して、図２に示したメインフローに戻る。一方、終了トリガーが発生していない場合（ステップＳ２０４のＮｏ）には、ＣＰＵ１１０は、図７に示したファイルライト処理の先頭ステップＳ１６２に戻る。ここで、ファイルライト処理の終了を判断するためのトリガー（条件）としては、例えば、センサ部１４０のセンシング動作が中止又は終了されて、フラッシュメモリ１３０に継続して書き込むデータがない状態や、電子機器１００の電源がオフ操作された状態等が検出された場合が適用される。

（ファイルクローズ処理）
次いで、ファイルクローズ処理（ステップＳ１０８）においては、例えば図１０のフローチャートに示すように、ＣＰＵ１１０は、まず、バッファメモリBuf1にデータが残っているか否かを判定する（ステップＳ２４２）。バッファメモリBuf1にデータが残っている場合（ステップＳ２４２のＹｅｓ）には、ＣＰＵ１１０は、図７、図８に示したファイルライト処理を実行して、当該データをフラッシュメモリ１３０に書き込み（ステップＳ２４４）、ファイルクローズ処理を終了して、図２に示したメインフローに戻る。一方、バッファメモリBuf1にデータが残っていない場合（ステップＳ２４２のＮｏ）には、ＣＰＵ１１０は、ファイルクローズ処理を終了して、図２に示したメインフローに戻る。

次いで、ＣＰＵ１１０は、上記の一連の処理により、フラッシュメモリ１３０の各セクタについて更新されたイレース時間を含む管理情報を、フラッシュメモリ１３０に設定された管理情報領域に書き込むことにより更新する（ステップＳ１１０）。以上により、図２に示したフラッシュメモリ１３０へのデータの書き込み処理（メインフロー）が終了する。

このように、本実施形態においては、ＮＯＲ型フラッシュメモリにおけるデータの読み書きを行う際に実行されるイレース処理の単位であるセクタごとに、イレース時間を計測し管理することにより、計測されたイレース時間に基づいて、ＮＯＲ型フラッシュメモリへのデータの書き込み時にＲＡＭに確保するバッファメモリのメモリ容量（メモリサイズ）が動的に設定される。また、データの書き込み時には、フラッシュメモリの空きセクタのうち、イレース時間が最も短いセクタに対してイレース処理を含むデータの書き込み動作が実行される。

一般に、メモリシステムに用いられるＲＡＭは、データ書き込み時に確保されるバッファメモリのメモリ容量が書き込まれるデータサイズに対して大きなサイズを有するように設定されている。ここで、図５に示したように、各セクタにおけるイレース処理の回数の増加や、メモリ素子の劣化のバラツキに起因してイレース時間が長くなることがあるため、予めバッファメモリとして確保するメモリ容量を必要以上に大きく設定する必要がある。そのため、ＲＡＭのメモリ資源の大半がデータ書き込み用のバッファメモリとして占有されることになり、機器における他の処理動作に十分なメモリ容量を割り当てることができない場合があった。

これに対して、本実施形態においては、ＮＯＲ型フラッシュメモリへのデータ書き込み時に各セクタにおけるイレース時間を計測することにより、図５に示した特性図において、メモリ素子の劣化が少なく、イレース時間が短くかつ略安定している状態（例えばイレース回数が概ね1000回乃至数千回程度までの範囲内；使用保証範囲内）では、バッファメモリとして確保されるメモリ容量を、計測されたイレース時間に応じて最適化されるように極力小さく設定（最小化）することができる。一方、イレース回数が増加してイレース時間が長くなった状態（使用保証範囲外）や、使用保証範囲内であってもメモリ素子の劣化のバラツキに起因してイレース時間が長くなった状態においては、バッファメモリとして確保されるメモリ容量を大きくなるように設定する必要があるが、計測されたイレース時間に応じて最適化（最小化）されるように設定することができる。すなわち、バッファメモリのメモリ容量の増大を抑えることができる。

特に、上記の使用保証範囲内では、メモリ資源が限られたＲＡＭにおいて、フラッシュメモリへのデータ書き込み動作以外の他の処理動作（例えば、収集したデータに基づく解析等）にも十分なメモリ容量を割り当てることができるので、ＲＡＭのメモリ資源を有効かつ効率的に利用することができる。加えて、本実施形態においては、ＲＡＭに確保されるバッファメモリのメモリ容量を、計測されたイレース時間に応じて最適化（最小化、すなわち、メモリ容量の増大を抑制）することができるので、メモリシステムとして小容量のＲＡＭを備える（又は、内蔵する）処理能力が比較的低いＣＰＵを用いた場合であっても、ＣＰＵの処理負担を軽減して処理動作の迅速化や省電力化を図ることができるとともに、機器サイズの大型化を抑制することができる。これにより、本発明は、ＮＯＲ型フラッシュメモリを主記憶手段として備え、センサデータを継続的に保存するような、携帯型や装着型の小型の電子機器に有効に適用することができる。

＜変形例＞
次に、上述した実施形態に示したメモリシステムの制御方法における変形性について説明する。

上述した実施形態においては、メモリシステムの制御方法のファイルライト処理において、イレース処理の対象となるセクタについて計測されたイレース時間Ｔをそのまま用いて、ＲＡＭ１２０上にバッファメモリとして確保するメモリ容量Ｓ（＝Ｄ×Ｔ）を設定するとともに、セクタ管理テーブルTable1の対象となるセクタの「イレース時間」の項目を更新する場合について説明した。

本変形例においては、イレース時間の計測時に生じる誤差を抑制するために、複数回計測されたイレース時間の平均値を計算したり、フィルタを用いて平均化したりする処理（平均化処理）を実行することにより、イレース時間の計測精度を向上させる手法を有している。

図５に示したように、フラッシュメモリへのイレース回数が使用保証範囲内では、イレース時間は概ね４５０［ms］で略安定した状態で推移する。この状態において、計測されたイレース時間に比較的大きな変化が生じた場合、その原因は、図５に示すようなメモリ素子の劣化に伴うイレース時間の変移に起因するよりも、イレース時間の計測処理における誤差やバラツキに起因する可能性の方が大きい。特に、イレース時間の計測中に、センサ部１４０から出力されるデータをＲＡＭ１２０にバッファリングする動作のように、複数の処理動作が並行して実行される場合、ＣＰＵ１１０の処理能力が低いと、処理動作に遅延が生じてイレース時間の計測処理に誤差やバラツキを生じることになる。そのため、このような計測誤差の影響を抑制するための手法として、上述したような平均化処理を実行することが有効となる。

具体的には、本変形例においては、フラッシュメモリ１３０のセクタSECiに対する１回目のイレース処理の計測値については、そのままイレース時間Ｔとして用いて、バッファメモリのメモリ容量Ｓ（＝Ｄ×Ｔ）を設定するとともに、セクタ管理テーブルTable1のセクタSECiの「イレース時間」の項目を更新する。次いで、２回目以降のイレース処理の計測値については、例えば１回目から今回までの計測値の平均値を計算し、その平均値をイレース時間Ｔavとして用いて、バッファメモリのメモリ容量Ｓ（＝Ｄ×Ｔav）を設定するとともに、セクタ管理テーブルTable1のセクタSECiの「イレース時間」の項目を更新する。なお、上記のような複数回の計測値を使用した平均化処理を実現するために、セクタ管理テーブルの各セクタの「イレース時間」の項目に、過去の複数回分の計測値がイレース回数の情報とともに保持される。また、平均化処理の他の手法として、フィルタ回路（例えばローパスフィルタ）を用いて移動平均を算出する手法を用いることもでき、算出された移動平均値をイレース時間Ｔmavとして用いて、バッファメモリのメモリ容量Ｓ（＝Ｄ×Ｔmav）が設定されるとともに、セクタ管理テーブルTable1のセクタSECiの「イレース時間」の項目が更新される。この場合においても、セクタ管理テーブルの各セクタの「イレース時間」の項目に、過去の複数回分の計測値が保持される。

これにより、本変形例によれば、バッファメモリとして確保されるメモリ容量を、計測誤差の影響が抑制された正確なイレース時間に応じて最適化（最小化）されるように設定することができるので、ＲＡＭのメモリ資源をより有効かつ効率的に利用することができる。

以上、本発明のいくつかの実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。

（付記）
［１］
フラッシュメモリである主記憶手段の各セクタに関する管理情報に基づいて、データを前記主記憶手段の各セクタに書き込んで保存する制御を行うメモリ管理手段と、
前記データを一時保存する所定のメモリ容量のバッファメモリが確保される作業用メモリと、
前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存する前記主記憶手段と、
を備え、
前記管理情報は、前記メモリ管理手段による前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有し、
前記メモリ管理手段は、前記イレース時間に基づいて、前記作業用メモリに確保される前記バッファメモリのメモリ容量を設定する、
ことを特徴とするメモリシステム。

［２］
前記メモリ管理手段は、前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新することを特徴とする［１］に記載のメモリシステム。

［３］
前記メモリ管理手段は、前記データの書き込み対象となっている前記セクタについて、複数回計測された前記イレース時間の平均値により前記管理情報の前記イレース時間を更新することを特徴とする［２］に記載のメモリシステム。

［４］
前記管理情報は、前記主記憶手段に設定された管理情報領域に保存され、
前記メモリ管理手段は、前記主記憶手段への前記データの書き込みに先立って、前記主記憶手段の前記管理情報領域から前記管理情報を読み出して、前記作業用メモリに管理テーブルを作成し、前記管理テーブルに基づいて、前記データの書き込み、及び、前記保存データのイレース処理を実行することを特徴とする［１］乃至［３］のいずれかに記載のメモリシステム。

［５］
前記主記憶手段は、ＮＯＲ型のフラッシュメモリであることを特徴とする［１］乃至［４］のいずれかに記載のメモリシステム。

［６］
前記データは、検出手段から継続的に出力されるセンサデータであることを特徴とする［１］乃至［５］のいずれかに記載のメモリシステム。

［７］
データをフラッシュメモリである主記憶手段の各セクタに書き込んで保存する際に、
前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有する管理情報に基づいて、前記データを一時保存する作業用メモリに確保されるバッファメモリのメモリ容量を設定し、
前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存する、
ことを特徴とするメモリシステムの制御方法。

［８］
前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新することを特徴とする［７］に記載のメモリシステムの制御方法。

［９］
データをフラッシュメモリである主記憶手段の各セクタに書き込んで保存する制御を行うメモリシステムのプログラムであって、
前記メモリシステムを、
前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有する管理情報に基づいて、前記データを一時保存する作業用メモリに確保されるバッファメモリのメモリ容量を設定するバッファメモリ確保手段、
前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存するデータ書き込み手段、
として機能させることを特徴とするメモリシステムのプログラム。

［１０］
前記メモリシステムを、
前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新する管理情報更新手段、
としてさらに機能させることを特徴とする［９］に記載のメモリシステムのプログラム。

１００ 電子機器
１１０ ＣＰＵ（メモリ管理手段）
１２０ ＲＡＭ（作業用メモリ）
１３０ フラッシュメモリ（主記憶手段）
１４０ センサ部（検出手段）
１５０ 表示部
１６０ 入力操作部
１７０ 電源部

Claims (10)

1. フラッシュメモリである主記憶手段の各セクタに関する管理情報に基づいて、データを前記主記憶手段の各セクタに書き込んで保存する制御を行うメモリ管理手段と、
   前記データを一時保存する所定のメモリ容量のバッファメモリが確保される作業用メモリと、
   前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存する前記主記憶手段と、
   を備え、
   前記管理情報は、前記メモリ管理手段による前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有し、
   前記メモリ管理手段は、前記イレース時間に基づいて、前記作業用メモリに確保される前記バッファメモリのメモリ容量を設定する、
   ことを特徴とするメモリシステム。
2. 前記メモリ管理手段は、前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新することを特徴とする請求項１に記載のメモリシステム。
3. 前記メモリ管理手段は、前記データの書き込み対象となっている前記セクタについて、複数回計測された前記イレース時間の平均値により前記管理情報の前記イレース時間を更新することを特徴とする請求項２に記載のメモリシステム。
4. 前記管理情報は、前記主記憶手段に設定された管理情報領域に保存され、
   前記メモリ管理手段は、前記主記憶手段への前記データの書き込みに先立って、前記主記憶手段の前記管理情報領域から前記管理情報を読み出して、前記作業用メモリに管理テーブルを作成し、前記管理テーブルに基づいて、前記データの書き込み、及び、前記保存データのイレース処理を実行することを特徴とする請求項１乃至３のいずれかに記載のメモリシステム。
5. 前記主記憶手段は、ＮＯＲ型のフラッシュメモリであることを特徴とする請求項１乃至４のいずれかに記載のメモリシステム。
6. 前記データは、検出手段から継続的に出力されるセンサデータであることを特徴とする請求項１乃至５のいずれかに記載のメモリシステム。
7. 主記憶手段、作業用メモリ及びメモリ管理手段を有するメモリシステムにおける制御方法であって、
   前記メモリ管理手段は、データをフラッシュメモリである前記主記憶手段の各セクタに書き込んで保存する際に、
   前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有する管理情報に基づいて、前記データを一時保存する前記作業用メモリに確保されるバッファメモリのメモリ容量を設定し、
   前記主記憶手段は、前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存する、
   ことを特徴とするメモリシステムの制御方法。
8. 前記メモリ管理手段は、前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新することを特徴とする請求項７に記載のメモリシステムの制御方法。
9. データをフラッシュメモリである主記憶手段の各セクタに書き込んで保存する制御を行うメモリシステムのプログラムであって、
   前記メモリシステムを、
   前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有する管理情報に基づいて、前記データを一時保存する作業用メモリに確保されるバッファメモリのメモリ容量を設定するバッファメモリ確保手段、
   前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存するデータ書き込み手段、
   として機能させることを特徴とするメモリシステムのプログラム。
10. 前記メモリシステムを、
    前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新する管理情報更新手段、としてさらに機能させることを特徴とする請求項９に記載のメモリシステムのプログラム。

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