JP2021022045A - メモリシステム、制御方法及びプログラム - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 272
- 238000000034 method Methods 0.000 title claims abstract description 100
- 238000012545 processing Methods 0.000 claims abstract description 40
- 230000008569 process Effects 0.000 claims description 74
- 230000003936 working memory Effects 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 4
- 238000007726 management method Methods 0.000 description 56
- 238000005259 measurement Methods 0.000 description 13
- 230000006866 deterioration Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000012935 Averaging Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000003139 buffering effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 1
- 241001124569 Lycaenidae Species 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910001416 lithium ion Inorganic materials 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Memory System (AREA)
Abstract
Description
フラッシュメモリである主記憶手段の各セクタに関する管理情報に基づいて、データを前記主記憶手段の各セクタに書き込んで保存する制御を行うメモリ管理手段と、
前記データを一時保存する所定のメモリ容量のバッファメモリが確保される作業用メモリと、
前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存する前記主記憶手段と、
を備え、
前記管理情報は、前記メモリ管理手段による前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有し、
前記メモリ管理手段は、前記イレース時間に基づいて、前記作業用メモリに確保される前記バッファメモリのメモリ容量を設定する、
ことを特徴とする。
<電子機器>
図1は、本発明に係るメモリシステムを備えた電子機器の一実施形態を示す概略ブロック図である。
本実施形態に係るメモリシステムを備えた電子機器100は、例えば図1に示すように、CPU110と、RAM120と、NOR型のフラッシュメモリ130と、センサ部140と、表示部150と、入力操作部160と、電源部170と、を有している。
次に、本実施形態に係る電子機器に適用されるメモリシステムの制御方法について図面を参照して説明する。ここで、本実施形態に係るメモリシステムの制御方法は、CPU110において所定のプログラムを実行することにより実現される。
本実施形態に適用されるメモリシステムの制御方法においては、まず、電子機器100のユーザにより装置電源がオンされ、CPU110において所定のプログラムが実行されると、まず、初期設定処理(ステップS102)が実行される。
次いで、ファイルオープン処理(ステップS104)においては、例えば図6のフローチャートに示すように、CPU110は、まず、フラッシュメモリ130へのデータの書き込み動作における1秒あたりに書き込むデータサイズD(例えば3〜10[Kbyte]」)を指定する(ステップS142)。ここで、フラッシュメモリ130に対して1秒あたりに書き込むデータサイズDは、例えば、電子機器100において実行されるアプリケーションやセンサ部140において取得されるセンサデータのサイズやセンシング周波数等に基づいて予め設定されている。なお、電子機器100に複数のアプリケーションが搭載されていて、任意のアプリケーションを選択可能な場合には、選択されたアプリケーションに応じたデータサイズDが設定される。
なお、本実施形態においては、ステップS144において、空きセクタがない場合には、エラー処理(ステップS146)を実行してフラッシュメモリ130へのデータの書き込み処理(メインフロー)を終了する場合について説明したが、本発明はこれに限定されるものではない。例えばCPU110は、上述したセクタ管理テーブルTable1に、データ書き込み日時やデータの読み出し回数等の項目を設け、各セクタのうち、古いデータが書き込まれているセクタから、或いは、使用頻度が低いデータが書き込まれているセクタから順に、イレース処理を実行して空きセクタを確保するものであってもよい。
次いで、CPU110により、センサ部140から出力されるデータをフラッシュメモリ130に書き込む指示がされると、ファイルライト処理(ステップS106)が実行される。具体的には、例えば図7、図8のフローチャートに示すように、CPU110は、まず、フラッシュメモリ130へのデータの書き込みに伴って実行されるイレース処理の所要時間(イレース時間)を計測するためのフラグ(計測フラグ)Flagが設定(SET)されているか否かを判定する(ステップS162)。計測フラグFlagが設定(SET)されている場合(ステップS162のYes)には、CPU110は、後述する図8のフローチャートに示すイレース処理の完了判定動作(ステップS192〜)を実行する。
S=D×T
次いで、ファイルクローズ処理(ステップS108)においては、例えば図10のフローチャートに示すように、CPU110は、まず、バッファメモリBuf1にデータが残っているか否かを判定する(ステップS242)。バッファメモリBuf1にデータが残っている場合(ステップS242のYes)には、CPU110は、図7、図8に示したファイルライト処理を実行して、当該データをフラッシュメモリ130に書き込み(ステップS244)、ファイルクローズ処理を終了して、図2に示したメインフローに戻る。一方、バッファメモリBuf1にデータが残っていない場合(ステップS242のNo)には、CPU110は、ファイルクローズ処理を終了して、図2に示したメインフローに戻る。
次に、上述した実施形態に示したメモリシステムの制御方法における変形性について説明する。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[1]
フラッシュメモリである主記憶手段の各セクタに関する管理情報に基づいて、データを前記主記憶手段の各セクタに書き込んで保存する制御を行うメモリ管理手段と、
前記データを一時保存する所定のメモリ容量のバッファメモリが確保される作業用メモリと、
前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存する前記主記憶手段と、
を備え、
前記管理情報は、前記メモリ管理手段による前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有し、
前記メモリ管理手段は、前記イレース時間に基づいて、前記作業用メモリに確保される前記バッファメモリのメモリ容量を設定する、
ことを特徴とするメモリシステム。
前記メモリ管理手段は、前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新することを特徴とする[1]に記載のメモリシステム。
前記メモリ管理手段は、前記データの書き込み対象となっている前記セクタについて、複数回計測された前記イレース時間の平均値により前記管理情報の前記イレース時間を更新することを特徴とする[2]に記載のメモリシステム。
前記管理情報は、前記主記憶手段に設定された管理情報領域に保存され、
前記メモリ管理手段は、前記主記憶手段への前記データの書き込みに先立って、前記主記憶手段の前記管理情報領域から前記管理情報を読み出して、前記作業用メモリに管理テーブルを作成し、前記管理テーブルに基づいて、前記データの書き込み、及び、前記保存データのイレース処理を実行することを特徴とする[1]乃至[3]のいずれかに記載のメモリシステム。
前記主記憶手段は、NOR型のフラッシュメモリであることを特徴とする[1]乃至[4]のいずれかに記載のメモリシステム。
前記データは、検出手段から継続的に出力されるセンサデータであることを特徴とする[1]乃至[5]のいずれかに記載のメモリシステム。
データをフラッシュメモリである主記憶手段の各セクタに書き込んで保存する際に、
前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有する管理情報に基づいて、前記データを一時保存する作業用メモリに確保されるバッファメモリのメモリ容量を設定し、
前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存する、
ことを特徴とするメモリシステムの制御方法。
前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新することを特徴とする[7]に記載のメモリシステムの制御方法。
データをフラッシュメモリである主記憶手段の各セクタに書き込んで保存する制御を行うメモリシステムのプログラムであって、
前記メモリシステムを、
前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有する管理情報に基づいて、前記データを一時保存する作業用メモリに確保されるバッファメモリのメモリ容量を設定するバッファメモリ確保手段、
前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存するデータ書き込み手段、
として機能させることを特徴とするメモリシステムのプログラム。
前記メモリシステムを、
前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新する管理情報更新手段、
としてさらに機能させることを特徴とする[9]に記載のメモリシステムのプログラム。
110 CPU(メモリ管理手段)
120 RAM(作業用メモリ)
130 フラッシュメモリ(主記憶手段)
140 センサ部(検出手段)
150 表示部
160 入力操作部
170 電源部
Claims (10)
- フラッシュメモリである主記憶手段の各セクタに関する管理情報に基づいて、データを前記主記憶手段の各セクタに書き込んで保存する制御を行うメモリ管理手段と、
前記データを一時保存する所定のメモリ容量のバッファメモリが確保される作業用メモリと、
前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存する前記主記憶手段と、
を備え、
前記管理情報は、前記メモリ管理手段による前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有し、
前記メモリ管理手段は、前記イレース時間に基づいて、前記作業用メモリに確保される前記バッファメモリのメモリ容量を設定する、
ことを特徴とするメモリシステム。 - 前記メモリ管理手段は、前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新することを特徴とする請求項1に記載のメモリシステム。
- 前記メモリ管理手段は、前記データの書き込み対象となっている前記セクタについて、複数回計測された前記イレース時間の平均値により前記管理情報の前記イレース時間を更新することを特徴とする請求項2に記載のメモリシステム。
- 前記管理情報は、前記主記憶手段に設定された管理情報領域に保存され、
前記メモリ管理手段は、前記主記憶手段への前記データの書き込みに先立って、前記主記憶手段の前記管理情報領域から前記管理情報を読み出して、前記作業用メモリに管理テーブルを作成し、前記管理テーブルに基づいて、前記データの書き込み、及び、前記保存データのイレース処理を実行することを特徴とする請求項1乃至3のいずれかに記載のメモリシステム。 - 前記主記憶手段は、NOR型のフラッシュメモリであることを特徴とする請求項1乃至4のいずれかに記載のメモリシステム。
- 前記データは、検出手段から継続的に出力されるセンサデータであることを特徴とする請求項1乃至5のいずれかに記載のメモリシステム。
- データをフラッシュメモリである主記憶手段の各セクタに書き込んで保存する際に、
前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有する管理情報に基づいて、前記データを一時保存する作業用メモリに確保されるバッファメモリのメモリ容量を設定し、
前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存する、
ことを特徴とするメモリシステムの制御方法。 - 前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新することを特徴とする請求項7に記載のメモリシステムの制御方法。
- データをフラッシュメモリである主記憶手段の各セクタに書き込んで保存する制御を行うメモリシステムのプログラムであって、
前記メモリシステムを、
前記主記憶手段への前記データの書き込みに伴って実行される、前記セクタの保存データのイレース処理に必要とするイレース時間を前記セクタごとに有する管理情報に基づいて、前記データを一時保存する作業用メモリに確保されるバッファメモリのメモリ容量を設定するバッファメモリ確保手段、
前記バッファメモリに一時保存された前記データを、前記各セクタに書き込んで保存するデータ書き込み手段、
として機能させることを特徴とするメモリシステムのプログラム。 - 前記メモリシステムを、
前記イレース処理において、前記データの書き込み対象となっている前記セクタの前記イレース時間を計測して前記管理情報の前記イレース時間を更新する管理情報更新手段、
としてさらに機能させることを特徴とする請求項9に記載のメモリシステムのプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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JP2021022045A true JP2021022045A (ja) | 2021-02-18 |
JP7322568B2 JP7322568B2 (ja) | 2023-08-08 |
Family
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Family Applications (1)
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Country Status (1)
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH072869A (ja) * | 1992-10-05 | 1995-01-06 | Ist Biochimico It Giovanni Lorenzini Spa | 滅菌β−ラクタム抗生物質の製造方法 |
JP2002149479A (ja) * | 2000-11-09 | 2002-05-24 | Matsushita Electric Ind Co Ltd | メモリカード装置 |
JP2005250619A (ja) * | 2004-03-02 | 2005-09-15 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置およびその書き換え方法 |
JP2016212779A (ja) * | 2015-05-13 | 2016-12-15 | 株式会社東芝 | 携帯可能電子装置、及びicカード |
-
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