JPH1063489A - メモリシステムおよびその書き込み方法 - Google Patents
メモリシステムおよびその書き込み方法Info
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- JPH1063489A JPH1063489A JP22498596A JP22498596A JPH1063489A JP H1063489 A JPH1063489 A JP H1063489A JP 22498596 A JP22498596 A JP 22498596A JP 22498596 A JP22498596 A JP 22498596A JP H1063489 A JPH1063489 A JP H1063489A
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- memory
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Abstract
(57)【要約】
【課題】 特殊な装置を用いることなくフラッシュメモ
リへシステムプログラムの書き込むことのできるメモリ
システムおよび書き込み方法を実現すること。 【解決手段】 メモリシステムに脱着可能に構成され、
フラッシュメモリとアドレスが同じとされるＲＯＭと、
ＲＯＭの格納内容を一時的に記憶するために設けられた
ＲＡＭと、メモリシステムの電源投入時における、フラ
ッシュメモリとＲＯＭのいずれかを選択する旨の信号を
生成するためのスイッチと、フラッシュメモリおよびＲ
ＯＭのアドレスを開始アドレスとし、メモリシステムの
電源投入後、フラッシュメモリとＲＯＭのいずれかを選
択する旨のＯＵＴ信号を出力するＣＰＵと、スイッチに
より生成された信号およびＣＰＵが出力するＯＵＴ信号
に応じてフラッシュメモリとＲＯＭのいずれかを選択す
るチップセレクト信号を切り替えるチップセレクト信号
切り替え回路と、を有する。
リへシステムプログラムの書き込むことのできるメモリ
システムおよび書き込み方法を実現すること。 【解決手段】 メモリシステムに脱着可能に構成され、
フラッシュメモリとアドレスが同じとされるＲＯＭと、
ＲＯＭの格納内容を一時的に記憶するために設けられた
ＲＡＭと、メモリシステムの電源投入時における、フラ
ッシュメモリとＲＯＭのいずれかを選択する旨の信号を
生成するためのスイッチと、フラッシュメモリおよびＲ
ＯＭのアドレスを開始アドレスとし、メモリシステムの
電源投入後、フラッシュメモリとＲＯＭのいずれかを選
択する旨のＯＵＴ信号を出力するＣＰＵと、スイッチに
より生成された信号およびＣＰＵが出力するＯＵＴ信号
に応じてフラッシュメモリとＲＯＭのいずれかを選択す
るチップセレクト信号を切り替えるチップセレクト信号
切り替え回路と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
を用いたメモリシステムおよびその書き込み方法に関す
る。
を用いたメモリシステムおよびその書き込み方法に関す
る。
【０００２】
【従来の技術】フラッシュメモリはその格納内容を電気
的に一括消去できることから、更新が必要とされるプロ
グラムの記憶装置として多く使用されている。フラッシ
ュメモリの格納内容を更新する際には、その内容を消去
したうえで、ＲＯＭ等の他の記憶媒体に格納されている
プログラムを書き込む必要がある。このため、フラッシ
ュメモリにシステムが動作を行うための前提となるシス
テムプログラムを格納するような構成のメモリシステム
の場合には、フラッシュメモリの格納内容を更新する際
にはフラッシュメモリ以外の記憶媒体によりシステムを
立ち上げてフラッシュメモリの格納内容を更新する必要
がある。図３は、従来のフラッシュメモリを用いたメモ
リシステムの構成を示すブロック図、図４（ａ），
（ｂ）は、図３のメモリシステムにおけるシステムプロ
グラムの書き込み方法を説明するためのメモリマップを
示す図である。
的に一括消去できることから、更新が必要とされるプロ
グラムの記憶装置として多く使用されている。フラッシ
ュメモリの格納内容を更新する際には、その内容を消去
したうえで、ＲＯＭ等の他の記憶媒体に格納されている
プログラムを書き込む必要がある。このため、フラッシ
ュメモリにシステムが動作を行うための前提となるシス
テムプログラムを格納するような構成のメモリシステム
の場合には、フラッシュメモリの格納内容を更新する際
にはフラッシュメモリ以外の記憶媒体によりシステムを
立ち上げてフラッシュメモリの格納内容を更新する必要
がある。図３は、従来のフラッシュメモリを用いたメモ
リシステムの構成を示すブロック図、図４（ａ），
（ｂ）は、図３のメモリシステムにおけるシステムプロ
グラムの書き込み方法を説明するためのメモリマップを
示す図である。
【０００３】図３に示すメモリシステムは、アドレスデ
ータバス２０９により相互に接続されるＣＰＵ２０１、
フラッシュメモリ２０２、ＲＯＭ２０３、ＲＡＭ２０
４、ＲＯＭ２０３とともにフラッシュメモリ書き込み用
装置２０８を構成するＣＰＵ２０７から構成されてい
る。ＣＰＵ２０１は通常の動作に使用され、ＣＰＵ２０
７はフラッシュメモリ２０２の書き込み動作時に使用さ
れる。ＣＰＵ２０１の開始アドレスには、図４（ａ）に
示すようにシステムメモリとしてフラッシュメモリ２０
２のアドレスが割り当てられている。フラッシュメモリ
２０２へのシステムプログラムの書き込みはフラッシュ
メモリ書き込み専用のＣＰＵ２０７とフラッシュメモリ
書き込み実行プログラムとシステムプログラムを格納し
たＲＯＭ２０３からなるフラッシュメモリ書き込み装置
２０８により行われる。
ータバス２０９により相互に接続されるＣＰＵ２０１、
フラッシュメモリ２０２、ＲＯＭ２０３、ＲＡＭ２０
４、ＲＯＭ２０３とともにフラッシュメモリ書き込み用
装置２０８を構成するＣＰＵ２０７から構成されてい
る。ＣＰＵ２０１は通常の動作に使用され、ＣＰＵ２０
７はフラッシュメモリ２０２の書き込み動作時に使用さ
れる。ＣＰＵ２０１の開始アドレスには、図４（ａ）に
示すようにシステムメモリとしてフラッシュメモリ２０
２のアドレスが割り当てられている。フラッシュメモリ
２０２へのシステムプログラムの書き込みはフラッシュ
メモリ書き込み専用のＣＰＵ２０７とフラッシュメモリ
書き込み実行プログラムとシステムプログラムを格納し
たＲＯＭ２０３からなるフラッシュメモリ書き込み装置
２０８により行われる。
【０００４】フラッシュメモリ書き込み装置２０８はシ
ステムのアドレスデータバス２０９に取り付け自在とさ
れ、フラッシュメモリ２０２にシステムプログラムを書
き込むときのみにアドレスデータバス２０９に取り付け
られる。ＣＰＵ２０７の開始アドレスには、図４（ｂ）
に示すようにＲＯＭ２０３のアドレスが割り当てられて
おり、フラッシュメモリ２０２のアドレスは開始アドレ
ス以外の領域に割り当てられている。フラッシュメモリ
書き込み装置２０８がアドレスデータバス２０９に取り
付けられるとＣＰＵ２０１はホールド状態となり、ＣＰ
Ｕ２０７がＲＯＭ２０３に格納された書き込み実行プロ
グラムに従ってＲＯＭ２０３に格納されたシステムプロ
グラムをフラッシュメモリ２０２に書き込みし、書き込
みが終了した後はアドレスデータバス２０９からフラッ
シュメモリ書き込み装置２０８を取り外すという方法が
採られていた。
ステムのアドレスデータバス２０９に取り付け自在とさ
れ、フラッシュメモリ２０２にシステムプログラムを書
き込むときのみにアドレスデータバス２０９に取り付け
られる。ＣＰＵ２０７の開始アドレスには、図４（ｂ）
に示すようにＲＯＭ２０３のアドレスが割り当てられて
おり、フラッシュメモリ２０２のアドレスは開始アドレ
ス以外の領域に割り当てられている。フラッシュメモリ
書き込み装置２０８がアドレスデータバス２０９に取り
付けられるとＣＰＵ２０１はホールド状態となり、ＣＰ
Ｕ２０７がＲＯＭ２０３に格納された書き込み実行プロ
グラムに従ってＲＯＭ２０３に格納されたシステムプロ
グラムをフラッシュメモリ２０２に書き込みし、書き込
みが終了した後はアドレスデータバス２０９からフラッ
シュメモリ書き込み装置２０８を取り外すという方法が
採られていた。
【０００５】
【発明が解決しようとする課題】上述した従来のメモリ
システムでは、フラッシュメモリへの書き込み動作をフ
ラッシュメモリ書き込み専用の書き込み装置により行っ
ている。この書き込み装置は通常の動作では必要ないも
のであり、書き込み時のみアドレスデータバスに取り付
ける必要があるため、書き込み動作に手間がかかるとと
もに装置構成に無駄が生じていた。本発明は上述したよ
うな従来の技術が有する問題点に鑑みてなされたもので
あって、特殊な装置を用いることなくフラッシュメモリ
へシステムプログラムの書き込みを行うことのできるメ
モリシステムおよびその書き込み方法を実現することを
目的とする。
システムでは、フラッシュメモリへの書き込み動作をフ
ラッシュメモリ書き込み専用の書き込み装置により行っ
ている。この書き込み装置は通常の動作では必要ないも
のであり、書き込み時のみアドレスデータバスに取り付
ける必要があるため、書き込み動作に手間がかかるとと
もに装置構成に無駄が生じていた。本発明は上述したよ
うな従来の技術が有する問題点に鑑みてなされたもので
あって、特殊な装置を用いることなくフラッシュメモリ
へシステムプログラムの書き込みを行うことのできるメ
モリシステムおよびその書き込み方法を実現することを
目的とする。
【０００６】
【課題を解決するための手段】本発明のメモリシステム
は、システムメモリとして利用されるフラッシュメモリ
を用いたメモリシステムであって、前記メモリシステム
に脱着可能に構成され、前記フラッシュメモリとアドレ
スが同じとされるＲＯＭと、前記ＲＯＭの格納内容を一
時的に記憶するために設けられたＲＡＭと、前記メモリ
システムの電源投入時における、前記フラッシュメモリ
とＲＯＭのいずれかを選択する旨の信号を生成するため
のスイッチと、前記フラッシュメモリおよびＲＯＭのア
ドレスを開始アドレスとし、前記メモリシステムの電源
投入後、前記フラッシュメモリとＲＯＭのいずれかを選
択する旨のＯＵＴ信号を出力するＣＰＵと、前記スイッ
チにより生成された信号およびＣＰＵが出力するＯＵＴ
信号に応じて前記フラッシュメモリとＲＯＭのいずれか
を選択するチップセレクト信号を切り替えるチップセレ
クト信号切り替え回路と、を有することを特徴とする。
は、システムメモリとして利用されるフラッシュメモリ
を用いたメモリシステムであって、前記メモリシステム
に脱着可能に構成され、前記フラッシュメモリとアドレ
スが同じとされるＲＯＭと、前記ＲＯＭの格納内容を一
時的に記憶するために設けられたＲＡＭと、前記メモリ
システムの電源投入時における、前記フラッシュメモリ
とＲＯＭのいずれかを選択する旨の信号を生成するため
のスイッチと、前記フラッシュメモリおよびＲＯＭのア
ドレスを開始アドレスとし、前記メモリシステムの電源
投入後、前記フラッシュメモリとＲＯＭのいずれかを選
択する旨のＯＵＴ信号を出力するＣＰＵと、前記スイッ
チにより生成された信号およびＣＰＵが出力するＯＵＴ
信号に応じて前記フラッシュメモリとＲＯＭのいずれか
を選択するチップセレクト信号を切り替えるチップセレ
クト信号切り替え回路と、を有することを特徴とする。
【０００７】本発明のメモリシステムの書き込み方法
は、上記のように構成されたメモリシステムにおける書
き込み方法であって、電源投入時にはスイッチにより生
成される信号がＲＯＭを選択するものとし、前記ＲＯＭ
の開始アドレスには、システムプログラム及び該システ
ムプログラムをフラッシュメモリに書き込む実行プログ
ラムをＲＡＭにコピーし、その後、ＣＰＵの実行権をＲ
ＡＭに書き込まれた実行プログラムへ移すプログラムが
格納され、前記実行プログラムにはＣＰＵに対してフラ
ッシュメモリを選択するＯＵＴ信号を出力させた後にＲ
ＡＭにコピーされたシステムプログラムをフラッシュメ
モリにコピーするプログラムが格納されていることを特
徴とする。
は、上記のように構成されたメモリシステムにおける書
き込み方法であって、電源投入時にはスイッチにより生
成される信号がＲＯＭを選択するものとし、前記ＲＯＭ
の開始アドレスには、システムプログラム及び該システ
ムプログラムをフラッシュメモリに書き込む実行プログ
ラムをＲＡＭにコピーし、その後、ＣＰＵの実行権をＲ
ＡＭに書き込まれた実行プログラムへ移すプログラムが
格納され、前記実行プログラムにはＣＰＵに対してフラ
ッシュメモリを選択するＯＵＴ信号を出力させた後にＲ
ＡＭにコピーされたシステムプログラムをフラッシュメ
モリにコピーするプログラムが格納されていることを特
徴とする。
【０００８】「作用」上記のように構成される本発明の
メモリシステムにおいては、ＣＰＵの開始アドレスにフ
ラッシュメモリと脱着可能なＲＯＭとが二重に割り当て
られこれらのいずれかを選択できるものとなっており、
また、ＲＯＭの格納内容を一時的に記憶するために設け
られたワークメモリとしてのＲＡＭが設けられている。
このため、脱着可能なＲＯＭに、フラッシュメモリにコ
ピーするシステムプログラムと該システムプログラムを
ＲＡＭを介してフラッシュメモリに書き込むための実行
プログラムとを格納しておけば、該ＲＯＭを装着し、始
めはＲＯＭを選択し、書き込みプログラムがＲＡＭに書
き込まれた後にフラッシュメモリを選択することによ
り、フラッシュメモリへのシステムプログラム書き込み
が可能となる。
メモリシステムにおいては、ＣＰＵの開始アドレスにフ
ラッシュメモリと脱着可能なＲＯＭとが二重に割り当て
られこれらのいずれかを選択できるものとなっており、
また、ＲＯＭの格納内容を一時的に記憶するために設け
られたワークメモリとしてのＲＡＭが設けられている。
このため、脱着可能なＲＯＭに、フラッシュメモリにコ
ピーするシステムプログラムと該システムプログラムを
ＲＡＭを介してフラッシュメモリに書き込むための実行
プログラムとを格納しておけば、該ＲＯＭを装着し、始
めはＲＯＭを選択し、書き込みプログラムがＲＡＭに書
き込まれた後にフラッシュメモリを選択することによ
り、フラッシュメモリへのシステムプログラム書き込み
が可能となる。
【０００９】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明のフラッシュメモ
リを用いたシステムプログラム書き込み方法によるメモ
リシステムの一実施例の構成を示すブロック図であり、
図２は図１のシステムのメモリマップである。本実施例
のメモリシステムは、アドレスデータバス１０９にて相
互に接続される、ＣＰＵ１０１、フラッシュメモリ１０
２、ＲＯＭ１０３およびＲＡＭ１０４と、スイッチ１０
６、該スイッチ１０６の開閉状態により生成される信号
およびＣＰＵ１０１が出力するＯＵＴ命令に応じてフラ
ッシュメモリ１０２およびＲＯＭ１０３のチップセレク
ト信号を切り替えるチップセレクト信号切り替え回路１
０５から構成されている。
面を参照して説明する。図１は本発明のフラッシュメモ
リを用いたシステムプログラム書き込み方法によるメモ
リシステムの一実施例の構成を示すブロック図であり、
図２は図１のシステムのメモリマップである。本実施例
のメモリシステムは、アドレスデータバス１０９にて相
互に接続される、ＣＰＵ１０１、フラッシュメモリ１０
２、ＲＯＭ１０３およびＲＡＭ１０４と、スイッチ１０
６、該スイッチ１０６の開閉状態により生成される信号
およびＣＰＵ１０１が出力するＯＵＴ命令に応じてフラ
ッシュメモリ１０２およびＲＯＭ１０３のチップセレク
ト信号を切り替えるチップセレクト信号切り替え回路１
０５から構成されている。
【００１０】フラッシュメモリ１０２とＲＯＭ１０３の
アドレスはＣＰＵ１０１の開始アドレスに二重に割り当
てられている。また、ＲＯＭ１０３はアドレスデータバ
ス１０９と脱着可能に構成され、フラッシュメモリ１０
２に書き込まれるシステムプログラムと、実際にシステ
ムプログラムをフラッシュメモリ内へ書き込むための書
き込み実行プログラムが格納されている。ＲＡＭ１０４
はＲＯＭ１０３内のシステムプログラムと、書き込み実
行プログラムを一時的に格納するワークメモリである。
チップセレクト信号切り替え回路１０５は、アドレスデ
ータバス１０９から供給されるアドレスをデコードして
フラッシュメモリ１０２またはＲＯＭ１０３に与えるチ
ップセレクト信号を生成し、スイッチ１０６から与えら
れる信号とＣＰＵ１０１から与えられるＯＵＴ命令によ
り、チップセレクト信号をフラッシュメモリ１０２とＲ
ＡＭ１０４間で切り替える。
アドレスはＣＰＵ１０１の開始アドレスに二重に割り当
てられている。また、ＲＯＭ１０３はアドレスデータバ
ス１０９と脱着可能に構成され、フラッシュメモリ１０
２に書き込まれるシステムプログラムと、実際にシステ
ムプログラムをフラッシュメモリ内へ書き込むための書
き込み実行プログラムが格納されている。ＲＡＭ１０４
はＲＯＭ１０３内のシステムプログラムと、書き込み実
行プログラムを一時的に格納するワークメモリである。
チップセレクト信号切り替え回路１０５は、アドレスデ
ータバス１０９から供給されるアドレスをデコードして
フラッシュメモリ１０２またはＲＯＭ１０３に与えるチ
ップセレクト信号を生成し、スイッチ１０６から与えら
れる信号とＣＰＵ１０１から与えられるＯＵＴ命令によ
り、チップセレクト信号をフラッシュメモリ１０２とＲ
ＡＭ１０４間で切り替える。
【００１１】スイッチ１０６は、電源投入時にＣＰＵ１
０１の開始アドレスに割り当てるデバイスを選択するた
めに用いられるもので、電源投入時におけるＣＰＵ１０
１の開始アドレスに割り当てられるデバイスとしては、
スイッチ１０６がＯＦＦ状態のときにはフラッシュメモ
リ１０２が割り当てられ、スイッチ１０６がＯＮ状態の
ときにはＲＯＭ１０３が割り当てられる。スイッチ１０
６は、書き込み動作を行わない通常動作のときにはＯＦ
Ｆ状態とされ、電源投入時にＣＰＵ１０１の開始アドレ
スにはフラッシュメモリ１０２が割り当てられている。
ＣＰＵ１０１が出力するＯＵＴ命令は、電源が投入され
た後にＣＰＵ１０１の開始アドレスの割り当てるデバイ
スを選択するもので、電源投入後に立ち上がったプログ
ラムに応じてＣＰＵ１０１より出力される。
０１の開始アドレスに割り当てるデバイスを選択するた
めに用いられるもので、電源投入時におけるＣＰＵ１０
１の開始アドレスに割り当てられるデバイスとしては、
スイッチ１０６がＯＦＦ状態のときにはフラッシュメモ
リ１０２が割り当てられ、スイッチ１０６がＯＮ状態の
ときにはＲＯＭ１０３が割り当てられる。スイッチ１０
６は、書き込み動作を行わない通常動作のときにはＯＦ
Ｆ状態とされ、電源投入時にＣＰＵ１０１の開始アドレ
スにはフラッシュメモリ１０２が割り当てられている。
ＣＰＵ１０１が出力するＯＵＴ命令は、電源が投入され
た後にＣＰＵ１０１の開始アドレスの割り当てるデバイ
スを選択するもので、電源投入後に立ち上がったプログ
ラムに応じてＣＰＵ１０１より出力される。
【００１２】ＲＯＭ１０３の開始アドレスには、システ
ムプログラム及び該システムプログラムをフラッシュメ
モリ１０２に書き込む実行プログラムをＲＡＭ１０４に
コピーし、その後、ＣＰＵ１０１の実行権をＲＡＭ１０
４に書き込まれた実行プログラムへ移すプログラムが格
納され、該実行プログラムにはＣＰＵ１０１に対してフ
ラッシュメモリ１０２を選択するＯＵＴ信号を出力させ
た後にＲＡＭ１０４にコピーされたシステムプログラム
をフラッシュメモリ１０２にコピーするプログラムが格
納されている。フラッシュメモリ１０２の書き込みを行
うとき、通常、ＲＯＭ１０３はシステムに取り付けられ
ていないので、システム利用者はシステムの電源を切っ
た状態でＲＯＭ１０３をシステムに取り付け、スイッチ
１０６をＯＮとし、その後システムの電源を投入する。
ムプログラム及び該システムプログラムをフラッシュメ
モリ１０２に書き込む実行プログラムをＲＡＭ１０４に
コピーし、その後、ＣＰＵ１０１の実行権をＲＡＭ１０
４に書き込まれた実行プログラムへ移すプログラムが格
納され、該実行プログラムにはＣＰＵ１０１に対してフ
ラッシュメモリ１０２を選択するＯＵＴ信号を出力させ
た後にＲＡＭ１０４にコピーされたシステムプログラム
をフラッシュメモリ１０２にコピーするプログラムが格
納されている。フラッシュメモリ１０２の書き込みを行
うとき、通常、ＲＯＭ１０３はシステムに取り付けられ
ていないので、システム利用者はシステムの電源を切っ
た状態でＲＯＭ１０３をシステムに取り付け、スイッチ
１０６をＯＮとし、その後システムの電源を投入する。
【００１３】チップセレクト切り替え回路１０５は、ス
イッチ１０６がＯＮ状態にあるため、ＣＰＵ１０１の開
始アドレスにおけるチップセレクト信号をＲＯＭ１０３
に対して出力し、システムはＲＯＭ１０３内の書き込み
実行プログラムによって起動する。このような状態にお
けるシステム起動時のメモリマップは、図２（ａ）に示
すものであり、ＣＰＵ１０１の開始アドレスはＲＯＭ１
０３に割り当てられている。ＣＰＵ１０１は書き込み実
行プログラムにより、ＲＯＭ１０３内の書き込み実行プ
ログラムと、システムプログラムをＲＡＭ１０４にコピ
ーする。コピーが終了すると、ＣＰＵ１０１はＲＡＭ１
０４内の書き込み実行プログラムに実行権を移し、ＲＡ
Ｍ１０４内の書き込み実行プログラムにより、ＣＰＵ１
０１はＯＵＴ命令を出力する。
イッチ１０６がＯＮ状態にあるため、ＣＰＵ１０１の開
始アドレスにおけるチップセレクト信号をＲＯＭ１０３
に対して出力し、システムはＲＯＭ１０３内の書き込み
実行プログラムによって起動する。このような状態にお
けるシステム起動時のメモリマップは、図２（ａ）に示
すものであり、ＣＰＵ１０１の開始アドレスはＲＯＭ１
０３に割り当てられている。ＣＰＵ１０１は書き込み実
行プログラムにより、ＲＯＭ１０３内の書き込み実行プ
ログラムと、システムプログラムをＲＡＭ１０４にコピ
ーする。コピーが終了すると、ＣＰＵ１０１はＲＡＭ１
０４内の書き込み実行プログラムに実行権を移し、ＲＡ
Ｍ１０４内の書き込み実行プログラムにより、ＣＰＵ１
０１はＯＵＴ命令を出力する。
【００１４】ＣＰＵ１０１からのＯＵＴ命令を受けたチ
ップセレクト切り替え回路１０５は、ＣＰＵ１０１の開
始アドレスにおけるチップセレクト信号出力対象デバイ
スをＲＯＭ１０３からフラッシュメモリ１０２に切り替
える。切り替え後のシステムのメモリマップは図２
（ｂ）に示すものとなり、ＣＰＵ１０１の開始アドレス
はフラッシュメモリ１０２に割り当てられる。ＣＰＵ１
０１はＲＡＭ１０４内の書き込み実行プログラムによっ
て、フラッシュメモリ１０２内のデータの消去を行い、
その後、ＲＡＭ１０４内のシステムプログラムをフラッ
シュメモリ１０２にコピーし、フラッシュメモリの書き
込みを行う。この後、フラッシュメモリ１０２への書き
込みが完了したことを不図示の表示装置の表示内容等に
よって確認したシステム利用者が、システムの電源を切
り、スイッチ１０６をＯＦＦとし、ＲＯＭ１０３をシス
テムから外すことによりフレッシュメモリ１０２に対す
るシステムプログラムの書き込みがなされる。通常動作
時にはスイッチ１０６がＯＦＦ状態とされて電源投入時
におけるＣＰＵ１０１の開始アドレスはフラッシュメモ
リ１０２が割り当てられるため、フラッシュメモリに書
き込まれたシステムプログラムが実行される。
ップセレクト切り替え回路１０５は、ＣＰＵ１０１の開
始アドレスにおけるチップセレクト信号出力対象デバイ
スをＲＯＭ１０３からフラッシュメモリ１０２に切り替
える。切り替え後のシステムのメモリマップは図２
（ｂ）に示すものとなり、ＣＰＵ１０１の開始アドレス
はフラッシュメモリ１０２に割り当てられる。ＣＰＵ１
０１はＲＡＭ１０４内の書き込み実行プログラムによっ
て、フラッシュメモリ１０２内のデータの消去を行い、
その後、ＲＡＭ１０４内のシステムプログラムをフラッ
シュメモリ１０２にコピーし、フラッシュメモリの書き
込みを行う。この後、フラッシュメモリ１０２への書き
込みが完了したことを不図示の表示装置の表示内容等に
よって確認したシステム利用者が、システムの電源を切
り、スイッチ１０６をＯＦＦとし、ＲＯＭ１０３をシス
テムから外すことによりフレッシュメモリ１０２に対す
るシステムプログラムの書き込みがなされる。通常動作
時にはスイッチ１０６がＯＦＦ状態とされて電源投入時
におけるＣＰＵ１０１の開始アドレスはフラッシュメモ
リ１０２が割り当てられるため、フラッシュメモリに書
き込まれたシステムプログラムが実行される。
【００１５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。フラッ
シュメモリにシステムプログラムを書き込むことが、書
き込みプログラムおよびシステムプログラムが格納され
たＲＯＭを実装することだけで行われるため、安価かつ
容易に行うことができる効果がある。
いるので、以下に記載するような効果を奏する。フラッ
シュメモリにシステムプログラムを書き込むことが、書
き込みプログラムおよびシステムプログラムが格納され
たＲＯＭを実装することだけで行われるため、安価かつ
容易に行うことができる効果がある。
【図１】本発明に係るシステムの構成を示すブロック図
【図２】図１のシステムにおけるメモリマップ
【図３】従来技術におけるシステムの構成を示すブロッ
ク図
ク図
【図４】図３のシステムにおけるメモリマップ
１０１ ＣＰＵ １０２ フラッシュメモリ １０３ ＲＯＭ １０４ ＲＡＭ １０５ チップセレクト信号切り替え回路 １０６ スイッチ
Claims (2)
- 【請求項１】 システムメモリとして利用されるフラッ
シュメモリを用いたメモリシステムであって、 前記メモリシステムに脱着可能に構成され、前記フラッ
シュメモリとアドレスが同じとされるＲＯＭと、 前記ＲＯＭの格納内容を一時的に記憶するために設けら
れたＲＡＭと、 前記メモリシステムの電源投入時における、前記フラッ
シュメモリとＲＯＭのいずれかを選択する旨の信号を生
成するためのスイッチと、 前記フラッシュメモリおよびＲＯＭのアドレスを開始ア
ドレスとし、前記メモリシステムの電源投入後、前記フ
ラッシュメモリとＲＯＭのいずれかを選択する旨のＯＵ
Ｔ信号を出力するＣＰＵと、 前記スイッチにより生成された信号およびＣＰＵが出力
するＯＵＴ信号に応じて前記フラッシュメモリとＲＯＭ
のいずれかを選択するチップセレクト信号を切り替える
チップセレクト信号切り替え回路と、を有することを特
徴とするメモリシステム。 - 【請求項２】 請求項１記載のメモリシステムにおける
フラッシュメモリへの書き込み方法であって、 電源投入時にはスイッチにより生成される信号がＲＯＭ
を選択するものとし、 前記ＲＯＭの開始アドレスには、システムプログラム及
び該システムプログラムをフラッシュメモリに書き込む
実行プログラムをＲＡＭにコピーし、その後、ＣＰＵの
実行権をＲＡＭに書き込まれた実行プログラムへ移すプ
ログラムが格納され、 前記実行プログラムにはＣＰＵに対してフラッシュメモ
リを選択するＯＵＴ信号を出力させた後にＲＡＭにコピ
ーされたシステムプログラムをフラッシュメモリにコピ
ーするプログラムが格納されていることを特徴とするメ
モリシステムの書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22498596A JPH1063489A (ja) | 1996-08-27 | 1996-08-27 | メモリシステムおよびその書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22498596A JPH1063489A (ja) | 1996-08-27 | 1996-08-27 | メモリシステムおよびその書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1063489A true JPH1063489A (ja) | 1998-03-06 |
Family
ID=16822298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22498596A Pending JPH1063489A (ja) | 1996-08-27 | 1996-08-27 | メモリシステムおよびその書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1063489A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140127765A (ko) * | 2013-04-25 | 2014-11-04 | 가부시키가이샤 호리바 에스텍 | 유체 제어 장치 |
-
1996
- 1996-08-27 JP JP22498596A patent/JPH1063489A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140127765A (ko) * | 2013-04-25 | 2014-11-04 | 가부시키가이샤 호리바 에스텍 | 유체 제어 장치 |
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