JP2004220077A - シリアルインターフェース回路および半導体集積回路 - Google Patents
シリアルインターフェース回路および半導体集積回路 Download PDFInfo
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Abstract
【課題】周辺デバイスのデータ伝送方式の変更に柔軟に対応可能なシリアルインターフェース回路を提供する。
【解決手段】互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部１１、１２、１３、１４を有するインターフェース回路１０を半導体集積回路１に搭載し、外部からの入力データによりインターフェース回路１０内のレジスタ１５の設定を変更することでレジスタ１５から出力する設定信号Ｓの値を切り換え、複数のインターフェース部１１、１２、１３、１４のうち１つのみを有効とすることにより、インターフェース伝送方式を切り換える。
【選択図】 図２
【解決手段】互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部１１、１２、１３、１４を有するインターフェース回路１０を半導体集積回路１に搭載し、外部からの入力データによりインターフェース回路１０内のレジスタ１５の設定を変更することでレジスタ１５から出力する設定信号Ｓの値を切り換え、複数のインターフェース部１１、１２、１３、１４のうち１つのみを有効とすることにより、インターフェース伝送方式を切り換える。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、シリアルインターフェース回路に関する。
【０００２】
【従来の技術】
複写機、プリンタ、ＦＡＸなどの各種電子機器の中にはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向けＩＣ）を備えたものがある。ＡＳＩＣ等のデバイスはインターフェース回路を有し、このインターフェース回路を介して機器内に設けられるＣＰＵや他の周辺デバイスとの間でデータの授受を行う。
【０００３】
データ伝送方式の一つとして、１本のデータ信号線を使用してデータを１ビット毎に順次伝送するシリアル伝送方式がある。シリアル伝送方式の中でもデータを伝送する際のビット長や順序等の違いによってさらに幾つかの方式に分類される。データ伝送方式が異なると互いにデータを授受することができなくなるので、ＡＳＩＣに設けられるインターフェース回路の伝送方式はＣＰＵや周辺デバイスとデータ伝送方式に合わせたものが採用される。
【０００４】
このようなインターフェース回路として、音声データのような時分割多重型シリアルデータにも対応できるように、１つの入出力回路とセレクタ回路と複数の送受信ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）を備え、取り扱うシリアルデータに応じてセレクタ回路を切り換えることにより、１つのシリアル入出力回路に割り与える送受信ＦＩＦＯの数とその構成を変更できるようにしたシリアルインターフェース回路が知られている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００２−９１９０４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、機器のバージョンアップ等によりＣＰＵや他の周辺デバイスが採用するデータ伝送方式が変更されると、上記従来のシリアルインターフェース回路（特許文献１）もこれに合わせたデータ伝送方式に変更しなければならなかった。ＡＳＩＣ自体の機能変更を要さない場合であっても、データ伝送方式の変更に伴って、ＡＳＩＣ内に搭載するシリアルインターフェース回路を変更する必要が生じ、ＡＳＩＣを再開発しなければならなかった。また、ＡＳＩＣ再開発に伴いＡＳＩＣを搭載する基板についても再設計の必要が生じてしまった。データ伝送方式の変更のためだけにＡＳＩＣやＡＳＩＣ搭載基板などハードウェアの設計変更をしなければならないため、余計な開発費や作業工数が発生してしまった。
【０００７】
さらに、上記従来のシリアルインターフェース回路は、取り扱うシリアルデータが時分割多重型シリアルデータであるか否かに応じて、セレクタ回路によりＦＩＦＯ接続経路を切り換えているが、シリアルデータを伝送するビット長や伝送するデータの順序を異なる方式に切り換えることはできない。このため、機器内に異なるシリアルインターフェース方式のデバイスが複数搭載されている場合、その種類毎にインターフェース回路と信号線を設けなければならず、１本のデータ信号線でデータを伝送できるというシリアルデータ伝送方式の利点を生かすことができなかった。複数の信号線を設けることによる基板面積の増大を防ぐために、１本の信号線を共用すると、複数の異なる伝送方式で送られるシリアルデータが信号線上を頻繁に行き交うことになり、ＣＰＵなどのデータ転送元でのデータ送受信管理が複雑化し、データ伝送のパフォーマンス低下が懸念される。
【０００８】
本発明の課題は、周辺デバイスのデータ伝送方式の変更に柔軟に対応可能なシリアルインターフェース回路を提供することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、信号線を介して外部とデータの授受を行うシリアルインターフェース回路において、互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部と、外部からの入力データの値により複数の前記インターフェース部のうち１つのインターフェース部のみ有効となるような設定信号を出力するレジスタと、前記レジスタから出力される設定信号に応じて、インターフェース部と前記信号線との接続を切り換える接続切換部とを備えたことを特徴とする。
【００１０】
請求項１に記載の発明によれば、周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、シリアルインターフェース回路内部のレジスタへの入力データの値によりデバイス変更後のシリアルデータ伝送方式に設定変更し、有効となるインターフェース部を切り換えることにより、ハードウェアの設計変更を行わなくともソフトウェアでデータ伝送方式を切り換えることができる。
【００１１】
また、インターフェース回路内部に搭載している複数のインターフェース部は、全ての信号線を半導体集積回路の入出力端子へ接続するのではなく、インターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力することにより信号線を共通使用することができる回路構成となっているため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【００１２】
請求項２に記載の発明は、請求項１に記載のシリアルインターフェース回路において、予め基準となるデータ伝送方式が定められていることを特徴とする。
【００１３】
請求項２に記載の発明によれば、予め基準となるデータ伝送方式が定められているので、電源投入直後等の初期状態では自動的に基準となるシリアルデータ伝送方式でデータ伝送を行うインターフェース部のみが有効になる。初期状態において、データ伝送方式を変更する場合は基準シリアルデータ伝送方式で外部から有効とするインターフェース部を変更するための入力データをシリアルインターフェース回路内部のレジスタに入力してレジスタ設定を変更し、レジスタ設定変更に基づきレジスタから出力される設定信号の値が変更されることで、有効とするインターフェース部を切り換えることができる。
【００１４】
請求項３記載の発明の半導体集積回路は、請求項１または２に記載のシリアルインターフェース回路を備えたことを特徴とする。
【００１５】
請求項３に記載の発明によれば、半導体集積回路が請求項１または２に記載のシリアルインターフェース回路を備えることにより、周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、シリアルインターフェース回路内部のレジスタへの入力データの値によりデバイス変更後のシリアルデータ伝送方式に設定変更し、有効となるインターフェース部を切り換えることにより、半導体集積回路や半導体集積回路搭載基板などのハードウェアの設計変更を行う必要がなく開発費や作業工数を格段に低減することができる。
【００１６】
また、インターフェース回路内部に搭載している複数のインターフェース部は、全ての信号線を半導体集積回路の入出力端子へ接続するのではなく、シリアルインターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力することにより信号線を共通使用することができる回路構成となっているため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
まず、構成を説明する。図１に本実施の形態における半導体集積回路としてのＡＳＩＣ１を示す。ＡＳＩＣ１はデバイス２、３と同一基板上に搭載される場合だけではなく、別基板に搭載されケーブルを介して接続されている場合もある。なお、本実施の形態においては、便宜上、ＡＳＩＣ１、デバイス２、３は同一基板上に搭載されているものとして説明する。
【００１８】
ＡＳＩＣ１や他のデバイス２、３は電子機器に設けられるＣＰＵやメモリ等との間でデータを授受するためのシリアルインターフェース回路１０、２０、３０をそれぞれ有している。ＡＳＩＣ１とデバイス２、３は信号線で互いに接続されており、ＣＰＵ等によりその動作が制御されている。
【００１９】
ＡＳＩＣ１および周辺デバイス２、３が共用する信号線としてシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３がある。
シリアルデータ伝送用クロック信号ラインＬ１を介して、ＡＳＩＣ１等にシリアルデータ伝送用クロック信号ＳＣＬＫが入力される。データロードラインＬ２を介してデータロード信号ＬＯＡＤが入力される。また、入力データラインＬ３を介して、アドレス信号、書込／読込制御信号、書込データ、または読出データ等を含む入力データＤＡＴＡＩＮがシリアルデータとしてＡＳＩＣ１等のデバイスに入力される。
【００２０】
その他、デバイス毎に設けられる信号線として、ＡＳＩＣ１を有効にするためのイネーブル信号Ａｅｎを与えるイネーブルＡラインＬ４、周辺デバイス２、３を有効にするためのイネーブル信号Ｂｅｎを与えるイネーブルＢラインＬ５がある。また、ＡＳＩＣ１、デバイス２、３からの出力データＤＡＴＡＯＵＴ１、２、３がそれぞれ出力される出力データラインデータラインＬ６、Ｌ７、Ｌ８が設けられている。
【００２１】
ＡＳＩＣ１に備えられるシリアルインターフェース回路１０は、本発明に特有のものであり、図２に示すように、データ伝送方式が互いに異なる４つのシリアルインターフェース部１１、１２、１３、１４と、レジスタ１５と、第一セレクタ１６および第二セレクタ１７とを備えている。入力データＤＡＴＡＩＮより入力したデータがレジスタ１５にあるシリアルデータ伝送方式設定レジスタ（図示略）の値を設定することで、レジスタ１５から出力される設定信号Ｓにより第一セレクタ１６および第二セレクタ１７やシリアルインターフェース部が制御され、４つのシリアルインターフェース部１１、１２、１３、１４のうち一つのみ有効となるように切り換えている。
【００２２】
インターフェース回路１０の内部でシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３は分岐し、各シリアルインターフェース部１１、１２、１３、１４と接続されている。出力データラインＬ６は第二セレクタ１７と接続されている。
【００２３】
各シリアルインターフェース部１１、１２、１３、１４は、入力データラインＬ３から入力された入力データＤＡＴＡＩＮから、第１セレクタ１６に入力データバスＬ９、入力アドレスバスＬ１０、Ｒｅａｄ／Ｗｒｉｔｅ制御信号ラインＬ１１を介してそれぞれ出力する入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を生成する。第一セレクタ１６に出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号はレジスタ１５に反映され、レジスタ１５は入力データにより指定された番地の設定値を変更したり、レジスタ１５から内部回路や第二セレクタ１７へデータを出力する。なお、ＡＳＩＣ１の内部回路は、ユーザの用途によって異なるが、例えば、メモリ等を挙げることができる。
【００２４】
内部回路からレジスタ１５に出力されたデータは出力データバスＬ１２を介して設定信号Ｓにより有効となったいずれか一つのシリアルインターフェース部へ出力する。有効にされたシリアルインターフェース部では所定のシリアル伝送方式にデータを変換し、第二セレクタ１７を介して出力データラインＬ６に出力する。
【００２５】
次に、各シリアルインターフェース部１１、１２、１３、１４が有するシリアルデータ伝送方式について説明する。
【００２６】
第一シリアルインターフェース部１１は、図３に示すように、１７ビット長で、アドレスビットＡ〔５〕、Ａ〔４〕、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクトビットＣＳ〔１〕、ＣＳ〔０〕、アドレスビットＡ〔３〕〜Ａ〔０〕、データビットＤ〔７〕〜Ｄ〔０〕の順序で構成されているシリアルデータから、上述の通り、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を生成する。シリアルデータ出力ＤＡＴＡＯＵＴは８ビットの出力データがＯＤ〔７〕から順にＯＤ〔０〕まで出力される。以下、第一シリアルインターフェース部１１のシリアルデータ伝送方式をＡ方式とする。ＡＳＩＣ１の基準シリアルデータ伝送方式をＡ方式と定める。
【００２７】
第二シリアルインターフェース部１２は、図４に示すように、１５ビット長で、チップセレクトビットＣＳ、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔０〕〜Ａ〔３〕、データビットＤ〔０〕〜Ｄ〔８〕の順序で構成されているシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を生成する。シリアルデータ出力ＤＡＴＡＯＵＴは９ビットの出力データをＯＤ〔０〕から順にＯＤ〔８〕まで伝送する。以下、第二シリアルインターフェース部１２のシリアルデータ伝送方式をＢ方式とする。
【００２８】
第三シリアルインターフェース部１３は、図５に示すように、１４ビット長で、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクト信号ＣＳ〔０〕、ＣＳ〔１〕、アドレスビットＡ〔０〕〜Ａ〔２〕、データビットＤ〔０〕からＤ〔７〕の順序で構成されているシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を生成する。また、シリアルデータ出力ＤＡＴＡＯＵＴは８ビットの出力データをＯＤ〔０〕から順にＯＤ〔７〕まで伝送する。以下、第三シリアルインターフェース部１３のシリアルデータ伝送方式をＣ方式とする。
【００２９】
第四シリアルインターフェース部１４は、図６に示すように、１７ビット長で、チップセレクト信号ＣＳ、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔４〕〜Ａ〔０〕、データビットＤ〔９〕〜Ｄ〔０〕の順序で構成されているシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を生成する。また、シリアルデータ出力ＤＡＴＡＯＵＴは１０ビットの出力データをＯＤ〔９〕から順にＯＤ〔０〕まで伝送する。以下、第四シリアルインターフェース部１４のシリアルデータ伝送方式をＤ方式とする。
【００３０】
電源投入直後等の初期状態において、ＡＳＩＣ１は自動的に基準シリアルデータ伝送方式のＡ方式でデータ伝送を行う第一シリアルインターフェース部１１が有効になる。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの初期値について第一シリアルインターフェース部１１が有効となるようレジスタ回路を設計しているため、電源投入直後等の初期状態では入力データＤＡＴＡＩＮからデータを入力してシリアルインターフェース回路１０の設定をする必要はない。
【００３１】
設定信号Ｓはレジスタ１５から各シリアルインターフェース部１１、１２、１３、１４、第一セレクタ１６および第二セレクタ１７へ入力する。
【００３２】
設定信号Ｓは第二セレクタ１７のセレクト信号だけでなく、各シリアルインターフェース部１１、１２、１３、１４のイネーブル信号と兼ねている。よって、設定信号Ｓはシリアルインターフェース部の種類と同数のバス幅を持つ信号となる。本実施の形態においては、種類の異なるシリアルインターフェース部が４つ存在するため設定信号Ｓのバス幅は４ｂｉｔとなっている。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値により４ｂｉｔ幅の設定信号Ｓのうち１ｂｉｔのみアクティブとなるため、シリアルインターフェース部のいずれか１つのみが有効となる。
【００３３】
設定信号Ｓ〔０〕（ｂｉｔ０）がアクティブの場合、第一シリアルインターフェース部１１が有効となり、設定信号Ｓ〔１〕（ｂｉｔ１）がアクティブの場合、第二シリアルインターフェース部１２が有効となり、設定信号Ｓ〔２〕（ｂｉｔ２）がアクティブの場合、第三シリアルインターフェース部１３が有効にとなり、設定信号Ｓ〔３〕（ｂｉｔ３）がアクティブの場合、第四シリアルインターフェース部１４が有効になる。
【００３４】
なお、設定信号ＳはＬｏｗアクティブでもＨｉｇｈアクティブでも良い。このように、設定信号Ｓが各インターフェース部１１、１２、１３、１４のイネーブル信号を兼ねることにより、有効にすべきシリアルインターフェース部のみが活性化され、選択されていないシリアルインターフェース部の誤動作を防止し、さらに、必要最小限の回路のみ活性化するため消費電力を抑制することができる。
【００３５】
第一セレクタ１６は、４つのシリアルインターフェース部１１、１２、１３、１４のうち、設定信号Ｓにより有効となったシリアルインターフェース部から出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号をレジスタ１５へ入力し、レジスタ１５のデータ書き込み・読み出しを行う。内部回路へのデータ入出力はレジスタ１５を介して行う。
【００３６】
第二セレクタ１７は、４つのシリアルインターフェース部１１、１２、１３、１４のうち、設定信号Ｓにより有効となったシリアルインターフェース部から出力された出力データＤＡＴＡＯＵＴを出力データラインＬ６を介してデバイス２、３またはＣＰＵ等の他のデバイスに出力する。
【００３７】
デバイス２、３のシリアルインターフェース回路２０、３０のデータ伝送方式は、Ｂ方式となっている。電源投入直後等の初期状態においてＡＳＩＣ１は自動的に基準シリアルデータ伝送方式のＡ方式でデータ伝送を行う第一シリアルインターフェース部１１が有効となるため、デバイス２、３とシリアルデータ伝送方式を統一するにはシリアルインターフェース回路１０にあるインターフェース部１１、１２、１３、１４のうちデータ伝送方式がＢ方式のインターフェース部１２が有効となるように切り換えなければならない。
【００３８】
以下に、ＡＳＩＣ１、デバイス２、３が基板にて図１の通り接続している場合において、ＡＳＩＣ１のシリアルインターフェース回路１０についてデータ伝送方式を基準シリアルデータ伝送方式のＡ方式からデバイス２、３と共通のＢ方式に切り換える動作について説明する。
【００３９】
まず、イネーブルＡラインＬ４を介してＬｏｗ（以下、“Ｌ”）レベル（＝ＯＮ）のイネーブル信号ＡｅｎをＡＳＩＣ１に入力し、デバイス２、３にイネーブルＢラインＬ５を介してＨｉｇｈ（以下、“Ｈ”）レベル（＝ＯＦＦ）のイネーブル信号Ｂｅｎを入力する。これにより、ＡＳＩＣ１は有効になり、デバイス２、３は無効になる。なお、デバイス２、３を無効にすることで、デバイス２、３の誤動作を防止することができる。
【００４０】
次に、ＡＳＩＣ１のシリアルインターフェース回路１０についてシリアルデータ伝送方式の切り換えを行う。入力データラインＬ３より基準シリアルデータ伝送方式のＡ方式でシリアルインターフェース回路１０内のレジスタ１５にあるシリアルデータ伝送方式設定レジスタの値をＢ方式に設定するデータを入力する。レジスタ１５から出力する設定信号Ｓは初期状態ではｂｉｔ０のみアクティブであったが、シリアルデータ伝送方式レジスタ値変更を受け、ｂｉｔ１のみアクティブとなり、シリアルインターフェース部１１、１２、１３、１４のうちＢ方式のシリアルインターフェース部１２のみ有効となる。
【００４１】
レジスタ１５は、同時に、設定信号Ｓを第一セレクタ１６および第二セレクタ１７へ入力する。第一セレクタは設定信号Ｓをセレクト信号とし、シリアルインターフェース部１１、１２、１３、１４から第一セレクタへ入力する入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号のうちそれぞれ１種類を選択しレジスタ１５へ出力する。シリアルデータ伝送方式がＡ方式のとき設定信号Ｓはｂｉｔ０のみアクティブであり、第一セレクタ１６は第一シリアルインターフェース部１１から入力する入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を選択し、レジスタ１５へ出力する。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値をＢ方式に設定すると、設定信号Ｓはアクティブとなるビットがｂｉｔ０ではなくｂｉｔ１に切り換わり、第一セレクタ１６が選択する信号も第二シリアルインターフェース部１２から入力する入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号となる。
【００４２】
第二セレクタ１７は第一セレクタ１６と同様に設定信号Ｓをセレクト信号とし、シリアルインターフェース部１１、１２、１３、１４から出力する出力データＤＡＴＡＯＵＴのうち１種類選択して出力ラインＬ６よりＡＳＩＣ１の出力端子ＤＡＴＡＯＵＴへ出力する。シリアルデータ伝送方式がＡ方式のとき設定信号Ｓはｂｉｔ０のみアクティブであり、第二セレクタ１７は第一シリアルインターフェース部１１から出力するＤＡＴＡＯＵＴを選択し出力ラインＬ６よりＡＳＩＣ出力端子ＤＡＴＡＯＵＴへ出力する。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値をＢ方式に設定すると、設定信号Ｓはアクティブとなるビットがｂｉｔ０ではなくｂｉｔ１に切り換わり、第二セレクタ１７が選択する信号も第二シリアルインターフェース部１２から出力する出力データＤＡＴＡＯＵＴとなる。
【００４３】
ＡＳＩＣ１のシリアルインターフェース回路１０についてシリアルデータ伝送方式がＡ方式からＢ方式に切り換わったことを受け、デバイス２、３に“Ｌ”レベル（＝ＯＮ）のイネーブル信号Ｂｅｎを入力し、デバイス２、３についてもＡＳＩＣ１と同様に有効とする。以降、ＡＳＩＣ１、デバイス２、３ともにシリアルデータ伝送方式Ｂ方式でデータ伝送が可能になる。
【００４４】
このように、シリアルインターフェース回路１０は、Ａ方式〜Ｄ方式の互いに異なるデータ伝送方式を有する４つのシリアルインターフェース部１１、１２、１３、１４を備えているので、外部から設定信号Ｓを入力することにより、周辺デバイス２、３が採用するデータ伝送方式に適合したデータ伝送方式に容易に切り換えることができる。これにより、ＡＳＩＣやＡＳＩＣ搭載基板などハードウェアの設計変更を伴わずに、ソフトウェアにてシリアルデータ伝送方式設定レジスタの値を変更するのみで周辺デバイス２、３のデータ伝送方式に合わせることができる。
【００４５】
なお、上記においては、シリアルインターフェース回路１０のデータ伝送方式をＡ方式からＢ方式に切り換えるものとしたが、Ｃ方式に切り換えてもよいし、Ｄ方式に切り換えてもよいのは勿論であり、使用形態に合わせて、例えばＡ方式とＢ方式とを切り換えながら使用してもよい。
【００４６】
また、各シリアルインターフェース部１１、１２、１３、１４毎にそれぞれのシリアルデータを伝送するための信号線（シリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３、出力データラインＬ６）をＡＳＩＣ１の入出力端子および基板に設けるのではなく、インターフェース回路１０の内部で信号線を分岐し、設定信号Ｓにより有効となったシリアルインターフェース部と基板に設けられた信号線とを接続して使用するので、ＡＳＩＣのチップ面積増大やＡＳＩＣ搭載基板の配線による基板面積増大を防ぐことができる。
【００４７】
また、シリアルインターフェース回路１０は、設定を切り換えることにより他の周辺デバイスに合わせたデータ伝送方式でシリアルデータを伝送することができるので、ＡＳＩＣ１を汎用的なデバイスとして幅広く有効活用することができ、ＡＳＩＣの開発コストを低減することができる。
【００４８】
さらに、各シリアルインターフェース部１１、１２、１３、１４は所定のデータ伝送方式でデータをシリアル伝送するインターフェース回路として独立に使用できるものであるので、各シリアルインターフェース部１１、１２、１３、１４、およびその組み合わせによるインターフェース回路１０を設計資産（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）として蓄積しておくことにより、他のユーザの他の用途のためにＡＳＩＣを設計する場合に活用することができる。
【００４９】
なお、上記実施の形態において、説明の便宜上、ＡＳＩＣ１のシリアルインターフェース回路１０は４種類のシリアルデータ伝送方式に対応する４種類のシリアルインターフェース部としたが、対応するデータ伝送方式および搭載インターフェース部の種類とその搭載数についてはこれに限定されるものではない。
【００５０】
【発明の効果】
請求項１に記載の発明によれば、シリアルデータ伝送方式でデータの授受を行う周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、シリアルインターフェース回路内部のレジスタへの入力データの値でデバイス変更後のシリアルデータ伝送方式へ設定変更し、有効となるインターフェース部を切り換えることにより、ハードウェアの設計変更を行わなくともソフトウェアでデータ伝送方式を切り換えることができる。
【００５１】
また、インターフェース回路内部に搭載している複数のインターフェース部は、全ての信号線を半導体集積回路の入出力端子へ接続するのではなく、インターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力することにより信号線を共通使用することができる回路構成となっているため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【００５２】
請求項２に記載の発明によれば、予め基準となるデータ伝送方式が定められているので、初期設定時等にはこの基準となるデータ伝送方式により有効にするインターフェース部を設定することができる。
【００５３】
請求項３に記載の発明によれば、半導体集積回路が請求項１または２に記載のシリアルインターフェース回路を備えることにより、周辺デバイスの変更が生じ、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、シリアルインターフェース回路内部のレジスタへの入力データの値でデバイス変更後のシリアルデータ伝送方式に設定変更し、有効となるインターフェース部を切り換えることにより、半導体集積回路や半導体集積回路搭載基板などのハードウェアの設計変更を行う必要がなく開発費や作業工数を格段に低減することができる。
【００５４】
また、インターフェース回路内部に搭載している複数のインターフェース部は、全ての信号線を半導体集積回路の入出力端子へ接続するのではなく、インターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力することにより信号線を共通使用することができる回路構成となっているため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一例の半導体集積回路を示した図である。
【図２】本発明の一例のシリアルインターフェース回路を示したブロック図である。
【図３】図２に示す第一シリアルインターフェース部１１のシリアルデータ伝送方式（Ａ方式）を示した図である。
【図４】図２に示す第二シリアルインターフェース部１２のシリアルデータ伝送方式（Ｂ方式）を示した図である。
【図５】図２に示す第三シリアルインターフェース部１２のシリアルデータ伝送方式（Ｃ方式）を示した図である。
【図６】図２に示す第四シリアルインターフェース部１２のシリアルデータ伝送方式（Ｄ方式）を示した図である。
【符号の説明】
１ ＡＳＩＣ（半導体集積回路）
２ デバイス
３ デバイス
１０ シリアルインターフェース回路
１１ 第一シリアルインターフェース部
１２ 第二シリアルインターフェース部
１３ 第三シリアルインターフェース部
１４ 第四シリアルインターフェース部
１５ レジスタ（設定部）
１６ 第一セレクタ（接続切換部）
１７ 第二セレクタ（接続切換部）
Ｌ１ クロック信号ライン（信号線）
Ｌ２ データロードライン（信号線）
Ｌ３ 入力データライン（信号線）
Ｌ６ 出力データライン（信号線）
【発明の属する技術分野】
本発明は、シリアルインターフェース回路に関する。
【０００２】
【従来の技術】
複写機、プリンタ、ＦＡＸなどの各種電子機器の中にはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向けＩＣ）を備えたものがある。ＡＳＩＣ等のデバイスはインターフェース回路を有し、このインターフェース回路を介して機器内に設けられるＣＰＵや他の周辺デバイスとの間でデータの授受を行う。
【０００３】
データ伝送方式の一つとして、１本のデータ信号線を使用してデータを１ビット毎に順次伝送するシリアル伝送方式がある。シリアル伝送方式の中でもデータを伝送する際のビット長や順序等の違いによってさらに幾つかの方式に分類される。データ伝送方式が異なると互いにデータを授受することができなくなるので、ＡＳＩＣに設けられるインターフェース回路の伝送方式はＣＰＵや周辺デバイスとデータ伝送方式に合わせたものが採用される。
【０００４】
このようなインターフェース回路として、音声データのような時分割多重型シリアルデータにも対応できるように、１つの入出力回路とセレクタ回路と複数の送受信ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）を備え、取り扱うシリアルデータに応じてセレクタ回路を切り換えることにより、１つのシリアル入出力回路に割り与える送受信ＦＩＦＯの数とその構成を変更できるようにしたシリアルインターフェース回路が知られている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００２−９１９０４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、機器のバージョンアップ等によりＣＰＵや他の周辺デバイスが採用するデータ伝送方式が変更されると、上記従来のシリアルインターフェース回路（特許文献１）もこれに合わせたデータ伝送方式に変更しなければならなかった。ＡＳＩＣ自体の機能変更を要さない場合であっても、データ伝送方式の変更に伴って、ＡＳＩＣ内に搭載するシリアルインターフェース回路を変更する必要が生じ、ＡＳＩＣを再開発しなければならなかった。また、ＡＳＩＣ再開発に伴いＡＳＩＣを搭載する基板についても再設計の必要が生じてしまった。データ伝送方式の変更のためだけにＡＳＩＣやＡＳＩＣ搭載基板などハードウェアの設計変更をしなければならないため、余計な開発費や作業工数が発生してしまった。
【０００７】
さらに、上記従来のシリアルインターフェース回路は、取り扱うシリアルデータが時分割多重型シリアルデータであるか否かに応じて、セレクタ回路によりＦＩＦＯ接続経路を切り換えているが、シリアルデータを伝送するビット長や伝送するデータの順序を異なる方式に切り換えることはできない。このため、機器内に異なるシリアルインターフェース方式のデバイスが複数搭載されている場合、その種類毎にインターフェース回路と信号線を設けなければならず、１本のデータ信号線でデータを伝送できるというシリアルデータ伝送方式の利点を生かすことができなかった。複数の信号線を設けることによる基板面積の増大を防ぐために、１本の信号線を共用すると、複数の異なる伝送方式で送られるシリアルデータが信号線上を頻繁に行き交うことになり、ＣＰＵなどのデータ転送元でのデータ送受信管理が複雑化し、データ伝送のパフォーマンス低下が懸念される。
【０００８】
本発明の課題は、周辺デバイスのデータ伝送方式の変更に柔軟に対応可能なシリアルインターフェース回路を提供することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、信号線を介して外部とデータの授受を行うシリアルインターフェース回路において、互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部と、外部からの入力データの値により複数の前記インターフェース部のうち１つのインターフェース部のみ有効となるような設定信号を出力するレジスタと、前記レジスタから出力される設定信号に応じて、インターフェース部と前記信号線との接続を切り換える接続切換部とを備えたことを特徴とする。
【００１０】
請求項１に記載の発明によれば、周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、シリアルインターフェース回路内部のレジスタへの入力データの値によりデバイス変更後のシリアルデータ伝送方式に設定変更し、有効となるインターフェース部を切り換えることにより、ハードウェアの設計変更を行わなくともソフトウェアでデータ伝送方式を切り換えることができる。
【００１１】
また、インターフェース回路内部に搭載している複数のインターフェース部は、全ての信号線を半導体集積回路の入出力端子へ接続するのではなく、インターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力することにより信号線を共通使用することができる回路構成となっているため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【００１２】
請求項２に記載の発明は、請求項１に記載のシリアルインターフェース回路において、予め基準となるデータ伝送方式が定められていることを特徴とする。
【００１３】
請求項２に記載の発明によれば、予め基準となるデータ伝送方式が定められているので、電源投入直後等の初期状態では自動的に基準となるシリアルデータ伝送方式でデータ伝送を行うインターフェース部のみが有効になる。初期状態において、データ伝送方式を変更する場合は基準シリアルデータ伝送方式で外部から有効とするインターフェース部を変更するための入力データをシリアルインターフェース回路内部のレジスタに入力してレジスタ設定を変更し、レジスタ設定変更に基づきレジスタから出力される設定信号の値が変更されることで、有効とするインターフェース部を切り換えることができる。
【００１４】
請求項３記載の発明の半導体集積回路は、請求項１または２に記載のシリアルインターフェース回路を備えたことを特徴とする。
【００１５】
請求項３に記載の発明によれば、半導体集積回路が請求項１または２に記載のシリアルインターフェース回路を備えることにより、周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、シリアルインターフェース回路内部のレジスタへの入力データの値によりデバイス変更後のシリアルデータ伝送方式に設定変更し、有効となるインターフェース部を切り換えることにより、半導体集積回路や半導体集積回路搭載基板などのハードウェアの設計変更を行う必要がなく開発費や作業工数を格段に低減することができる。
【００１６】
また、インターフェース回路内部に搭載している複数のインターフェース部は、全ての信号線を半導体集積回路の入出力端子へ接続するのではなく、シリアルインターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力することにより信号線を共通使用することができる回路構成となっているため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
まず、構成を説明する。図１に本実施の形態における半導体集積回路としてのＡＳＩＣ１を示す。ＡＳＩＣ１はデバイス２、３と同一基板上に搭載される場合だけではなく、別基板に搭載されケーブルを介して接続されている場合もある。なお、本実施の形態においては、便宜上、ＡＳＩＣ１、デバイス２、３は同一基板上に搭載されているものとして説明する。
【００１８】
ＡＳＩＣ１や他のデバイス２、３は電子機器に設けられるＣＰＵやメモリ等との間でデータを授受するためのシリアルインターフェース回路１０、２０、３０をそれぞれ有している。ＡＳＩＣ１とデバイス２、３は信号線で互いに接続されており、ＣＰＵ等によりその動作が制御されている。
【００１９】
ＡＳＩＣ１および周辺デバイス２、３が共用する信号線としてシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３がある。
シリアルデータ伝送用クロック信号ラインＬ１を介して、ＡＳＩＣ１等にシリアルデータ伝送用クロック信号ＳＣＬＫが入力される。データロードラインＬ２を介してデータロード信号ＬＯＡＤが入力される。また、入力データラインＬ３を介して、アドレス信号、書込／読込制御信号、書込データ、または読出データ等を含む入力データＤＡＴＡＩＮがシリアルデータとしてＡＳＩＣ１等のデバイスに入力される。
【００２０】
その他、デバイス毎に設けられる信号線として、ＡＳＩＣ１を有効にするためのイネーブル信号Ａｅｎを与えるイネーブルＡラインＬ４、周辺デバイス２、３を有効にするためのイネーブル信号Ｂｅｎを与えるイネーブルＢラインＬ５がある。また、ＡＳＩＣ１、デバイス２、３からの出力データＤＡＴＡＯＵＴ１、２、３がそれぞれ出力される出力データラインデータラインＬ６、Ｌ７、Ｌ８が設けられている。
【００２１】
ＡＳＩＣ１に備えられるシリアルインターフェース回路１０は、本発明に特有のものであり、図２に示すように、データ伝送方式が互いに異なる４つのシリアルインターフェース部１１、１２、１３、１４と、レジスタ１５と、第一セレクタ１６および第二セレクタ１７とを備えている。入力データＤＡＴＡＩＮより入力したデータがレジスタ１５にあるシリアルデータ伝送方式設定レジスタ（図示略）の値を設定することで、レジスタ１５から出力される設定信号Ｓにより第一セレクタ１６および第二セレクタ１７やシリアルインターフェース部が制御され、４つのシリアルインターフェース部１１、１２、１３、１４のうち一つのみ有効となるように切り換えている。
【００２２】
インターフェース回路１０の内部でシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３は分岐し、各シリアルインターフェース部１１、１２、１３、１４と接続されている。出力データラインＬ６は第二セレクタ１７と接続されている。
【００２３】
各シリアルインターフェース部１１、１２、１３、１４は、入力データラインＬ３から入力された入力データＤＡＴＡＩＮから、第１セレクタ１６に入力データバスＬ９、入力アドレスバスＬ１０、Ｒｅａｄ／Ｗｒｉｔｅ制御信号ラインＬ１１を介してそれぞれ出力する入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を生成する。第一セレクタ１６に出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号はレジスタ１５に反映され、レジスタ１５は入力データにより指定された番地の設定値を変更したり、レジスタ１５から内部回路や第二セレクタ１７へデータを出力する。なお、ＡＳＩＣ１の内部回路は、ユーザの用途によって異なるが、例えば、メモリ等を挙げることができる。
【００２４】
内部回路からレジスタ１５に出力されたデータは出力データバスＬ１２を介して設定信号Ｓにより有効となったいずれか一つのシリアルインターフェース部へ出力する。有効にされたシリアルインターフェース部では所定のシリアル伝送方式にデータを変換し、第二セレクタ１７を介して出力データラインＬ６に出力する。
【００２５】
次に、各シリアルインターフェース部１１、１２、１３、１４が有するシリアルデータ伝送方式について説明する。
【００２６】
第一シリアルインターフェース部１１は、図３に示すように、１７ビット長で、アドレスビットＡ〔５〕、Ａ〔４〕、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクトビットＣＳ〔１〕、ＣＳ〔０〕、アドレスビットＡ〔３〕〜Ａ〔０〕、データビットＤ〔７〕〜Ｄ〔０〕の順序で構成されているシリアルデータから、上述の通り、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を生成する。シリアルデータ出力ＤＡＴＡＯＵＴは８ビットの出力データがＯＤ〔７〕から順にＯＤ〔０〕まで出力される。以下、第一シリアルインターフェース部１１のシリアルデータ伝送方式をＡ方式とする。ＡＳＩＣ１の基準シリアルデータ伝送方式をＡ方式と定める。
【００２７】
第二シリアルインターフェース部１２は、図４に示すように、１５ビット長で、チップセレクトビットＣＳ、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔０〕〜Ａ〔３〕、データビットＤ〔０〕〜Ｄ〔８〕の順序で構成されているシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を生成する。シリアルデータ出力ＤＡＴＡＯＵＴは９ビットの出力データをＯＤ〔０〕から順にＯＤ〔８〕まで伝送する。以下、第二シリアルインターフェース部１２のシリアルデータ伝送方式をＢ方式とする。
【００２８】
第三シリアルインターフェース部１３は、図５に示すように、１４ビット長で、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクト信号ＣＳ〔０〕、ＣＳ〔１〕、アドレスビットＡ〔０〕〜Ａ〔２〕、データビットＤ〔０〕からＤ〔７〕の順序で構成されているシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を生成する。また、シリアルデータ出力ＤＡＴＡＯＵＴは８ビットの出力データをＯＤ〔０〕から順にＯＤ〔７〕まで伝送する。以下、第三シリアルインターフェース部１３のシリアルデータ伝送方式をＣ方式とする。
【００２９】
第四シリアルインターフェース部１４は、図６に示すように、１７ビット長で、チップセレクト信号ＣＳ、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔４〕〜Ａ〔０〕、データビットＤ〔９〕〜Ｄ〔０〕の順序で構成されているシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を生成する。また、シリアルデータ出力ＤＡＴＡＯＵＴは１０ビットの出力データをＯＤ〔９〕から順にＯＤ〔０〕まで伝送する。以下、第四シリアルインターフェース部１４のシリアルデータ伝送方式をＤ方式とする。
【００３０】
電源投入直後等の初期状態において、ＡＳＩＣ１は自動的に基準シリアルデータ伝送方式のＡ方式でデータ伝送を行う第一シリアルインターフェース部１１が有効になる。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの初期値について第一シリアルインターフェース部１１が有効となるようレジスタ回路を設計しているため、電源投入直後等の初期状態では入力データＤＡＴＡＩＮからデータを入力してシリアルインターフェース回路１０の設定をする必要はない。
【００３１】
設定信号Ｓはレジスタ１５から各シリアルインターフェース部１１、１２、１３、１４、第一セレクタ１６および第二セレクタ１７へ入力する。
【００３２】
設定信号Ｓは第二セレクタ１７のセレクト信号だけでなく、各シリアルインターフェース部１１、１２、１３、１４のイネーブル信号と兼ねている。よって、設定信号Ｓはシリアルインターフェース部の種類と同数のバス幅を持つ信号となる。本実施の形態においては、種類の異なるシリアルインターフェース部が４つ存在するため設定信号Ｓのバス幅は４ｂｉｔとなっている。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値により４ｂｉｔ幅の設定信号Ｓのうち１ｂｉｔのみアクティブとなるため、シリアルインターフェース部のいずれか１つのみが有効となる。
【００３３】
設定信号Ｓ〔０〕（ｂｉｔ０）がアクティブの場合、第一シリアルインターフェース部１１が有効となり、設定信号Ｓ〔１〕（ｂｉｔ１）がアクティブの場合、第二シリアルインターフェース部１２が有効となり、設定信号Ｓ〔２〕（ｂｉｔ２）がアクティブの場合、第三シリアルインターフェース部１３が有効にとなり、設定信号Ｓ〔３〕（ｂｉｔ３）がアクティブの場合、第四シリアルインターフェース部１４が有効になる。
【００３４】
なお、設定信号ＳはＬｏｗアクティブでもＨｉｇｈアクティブでも良い。このように、設定信号Ｓが各インターフェース部１１、１２、１３、１４のイネーブル信号を兼ねることにより、有効にすべきシリアルインターフェース部のみが活性化され、選択されていないシリアルインターフェース部の誤動作を防止し、さらに、必要最小限の回路のみ活性化するため消費電力を抑制することができる。
【００３５】
第一セレクタ１６は、４つのシリアルインターフェース部１１、１２、１３、１４のうち、設定信号Ｓにより有効となったシリアルインターフェース部から出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号をレジスタ１５へ入力し、レジスタ１５のデータ書き込み・読み出しを行う。内部回路へのデータ入出力はレジスタ１５を介して行う。
【００３６】
第二セレクタ１７は、４つのシリアルインターフェース部１１、１２、１３、１４のうち、設定信号Ｓにより有効となったシリアルインターフェース部から出力された出力データＤＡＴＡＯＵＴを出力データラインＬ６を介してデバイス２、３またはＣＰＵ等の他のデバイスに出力する。
【００３７】
デバイス２、３のシリアルインターフェース回路２０、３０のデータ伝送方式は、Ｂ方式となっている。電源投入直後等の初期状態においてＡＳＩＣ１は自動的に基準シリアルデータ伝送方式のＡ方式でデータ伝送を行う第一シリアルインターフェース部１１が有効となるため、デバイス２、３とシリアルデータ伝送方式を統一するにはシリアルインターフェース回路１０にあるインターフェース部１１、１２、１３、１４のうちデータ伝送方式がＢ方式のインターフェース部１２が有効となるように切り換えなければならない。
【００３８】
以下に、ＡＳＩＣ１、デバイス２、３が基板にて図１の通り接続している場合において、ＡＳＩＣ１のシリアルインターフェース回路１０についてデータ伝送方式を基準シリアルデータ伝送方式のＡ方式からデバイス２、３と共通のＢ方式に切り換える動作について説明する。
【００３９】
まず、イネーブルＡラインＬ４を介してＬｏｗ（以下、“Ｌ”）レベル（＝ＯＮ）のイネーブル信号ＡｅｎをＡＳＩＣ１に入力し、デバイス２、３にイネーブルＢラインＬ５を介してＨｉｇｈ（以下、“Ｈ”）レベル（＝ＯＦＦ）のイネーブル信号Ｂｅｎを入力する。これにより、ＡＳＩＣ１は有効になり、デバイス２、３は無効になる。なお、デバイス２、３を無効にすることで、デバイス２、３の誤動作を防止することができる。
【００４０】
次に、ＡＳＩＣ１のシリアルインターフェース回路１０についてシリアルデータ伝送方式の切り換えを行う。入力データラインＬ３より基準シリアルデータ伝送方式のＡ方式でシリアルインターフェース回路１０内のレジスタ１５にあるシリアルデータ伝送方式設定レジスタの値をＢ方式に設定するデータを入力する。レジスタ１５から出力する設定信号Ｓは初期状態ではｂｉｔ０のみアクティブであったが、シリアルデータ伝送方式レジスタ値変更を受け、ｂｉｔ１のみアクティブとなり、シリアルインターフェース部１１、１２、１３、１４のうちＢ方式のシリアルインターフェース部１２のみ有効となる。
【００４１】
レジスタ１５は、同時に、設定信号Ｓを第一セレクタ１６および第二セレクタ１７へ入力する。第一セレクタは設定信号Ｓをセレクト信号とし、シリアルインターフェース部１１、１２、１３、１４から第一セレクタへ入力する入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号のうちそれぞれ１種類を選択しレジスタ１５へ出力する。シリアルデータ伝送方式がＡ方式のとき設定信号Ｓはｂｉｔ０のみアクティブであり、第一セレクタ１６は第一シリアルインターフェース部１１から入力する入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号を選択し、レジスタ１５へ出力する。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値をＢ方式に設定すると、設定信号Ｓはアクティブとなるビットがｂｉｔ０ではなくｂｉｔ１に切り換わり、第一セレクタ１６が選択する信号も第二シリアルインターフェース部１２から入力する入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号となる。
【００４２】
第二セレクタ１７は第一セレクタ１６と同様に設定信号Ｓをセレクト信号とし、シリアルインターフェース部１１、１２、１３、１４から出力する出力データＤＡＴＡＯＵＴのうち１種類選択して出力ラインＬ６よりＡＳＩＣ１の出力端子ＤＡＴＡＯＵＴへ出力する。シリアルデータ伝送方式がＡ方式のとき設定信号Ｓはｂｉｔ０のみアクティブであり、第二セレクタ１７は第一シリアルインターフェース部１１から出力するＤＡＴＡＯＵＴを選択し出力ラインＬ６よりＡＳＩＣ出力端子ＤＡＴＡＯＵＴへ出力する。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値をＢ方式に設定すると、設定信号Ｓはアクティブとなるビットがｂｉｔ０ではなくｂｉｔ１に切り換わり、第二セレクタ１７が選択する信号も第二シリアルインターフェース部１２から出力する出力データＤＡＴＡＯＵＴとなる。
【００４３】
ＡＳＩＣ１のシリアルインターフェース回路１０についてシリアルデータ伝送方式がＡ方式からＢ方式に切り換わったことを受け、デバイス２、３に“Ｌ”レベル（＝ＯＮ）のイネーブル信号Ｂｅｎを入力し、デバイス２、３についてもＡＳＩＣ１と同様に有効とする。以降、ＡＳＩＣ１、デバイス２、３ともにシリアルデータ伝送方式Ｂ方式でデータ伝送が可能になる。
【００４４】
このように、シリアルインターフェース回路１０は、Ａ方式〜Ｄ方式の互いに異なるデータ伝送方式を有する４つのシリアルインターフェース部１１、１２、１３、１４を備えているので、外部から設定信号Ｓを入力することにより、周辺デバイス２、３が採用するデータ伝送方式に適合したデータ伝送方式に容易に切り換えることができる。これにより、ＡＳＩＣやＡＳＩＣ搭載基板などハードウェアの設計変更を伴わずに、ソフトウェアにてシリアルデータ伝送方式設定レジスタの値を変更するのみで周辺デバイス２、３のデータ伝送方式に合わせることができる。
【００４５】
なお、上記においては、シリアルインターフェース回路１０のデータ伝送方式をＡ方式からＢ方式に切り換えるものとしたが、Ｃ方式に切り換えてもよいし、Ｄ方式に切り換えてもよいのは勿論であり、使用形態に合わせて、例えばＡ方式とＢ方式とを切り換えながら使用してもよい。
【００４６】
また、各シリアルインターフェース部１１、１２、１３、１４毎にそれぞれのシリアルデータを伝送するための信号線（シリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３、出力データラインＬ６）をＡＳＩＣ１の入出力端子および基板に設けるのではなく、インターフェース回路１０の内部で信号線を分岐し、設定信号Ｓにより有効となったシリアルインターフェース部と基板に設けられた信号線とを接続して使用するので、ＡＳＩＣのチップ面積増大やＡＳＩＣ搭載基板の配線による基板面積増大を防ぐことができる。
【００４７】
また、シリアルインターフェース回路１０は、設定を切り換えることにより他の周辺デバイスに合わせたデータ伝送方式でシリアルデータを伝送することができるので、ＡＳＩＣ１を汎用的なデバイスとして幅広く有効活用することができ、ＡＳＩＣの開発コストを低減することができる。
【００４８】
さらに、各シリアルインターフェース部１１、１２、１３、１４は所定のデータ伝送方式でデータをシリアル伝送するインターフェース回路として独立に使用できるものであるので、各シリアルインターフェース部１１、１２、１３、１４、およびその組み合わせによるインターフェース回路１０を設計資産（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）として蓄積しておくことにより、他のユーザの他の用途のためにＡＳＩＣを設計する場合に活用することができる。
【００４９】
なお、上記実施の形態において、説明の便宜上、ＡＳＩＣ１のシリアルインターフェース回路１０は４種類のシリアルデータ伝送方式に対応する４種類のシリアルインターフェース部としたが、対応するデータ伝送方式および搭載インターフェース部の種類とその搭載数についてはこれに限定されるものではない。
【００５０】
【発明の効果】
請求項１に記載の発明によれば、シリアルデータ伝送方式でデータの授受を行う周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、シリアルインターフェース回路内部のレジスタへの入力データの値でデバイス変更後のシリアルデータ伝送方式へ設定変更し、有効となるインターフェース部を切り換えることにより、ハードウェアの設計変更を行わなくともソフトウェアでデータ伝送方式を切り換えることができる。
【００５１】
また、インターフェース回路内部に搭載している複数のインターフェース部は、全ての信号線を半導体集積回路の入出力端子へ接続するのではなく、インターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力することにより信号線を共通使用することができる回路構成となっているため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【００５２】
請求項２に記載の発明によれば、予め基準となるデータ伝送方式が定められているので、初期設定時等にはこの基準となるデータ伝送方式により有効にするインターフェース部を設定することができる。
【００５３】
請求項３に記載の発明によれば、半導体集積回路が請求項１または２に記載のシリアルインターフェース回路を備えることにより、周辺デバイスの変更が生じ、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、シリアルインターフェース回路内部のレジスタへの入力データの値でデバイス変更後のシリアルデータ伝送方式に設定変更し、有効となるインターフェース部を切り換えることにより、半導体集積回路や半導体集積回路搭載基板などのハードウェアの設計変更を行う必要がなく開発費や作業工数を格段に低減することができる。
【００５４】
また、インターフェース回路内部に搭載している複数のインターフェース部は、全ての信号線を半導体集積回路の入出力端子へ接続するのではなく、インターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力することにより信号線を共通使用することができる回路構成となっているため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一例の半導体集積回路を示した図である。
【図２】本発明の一例のシリアルインターフェース回路を示したブロック図である。
【図３】図２に示す第一シリアルインターフェース部１１のシリアルデータ伝送方式（Ａ方式）を示した図である。
【図４】図２に示す第二シリアルインターフェース部１２のシリアルデータ伝送方式（Ｂ方式）を示した図である。
【図５】図２に示す第三シリアルインターフェース部１２のシリアルデータ伝送方式（Ｃ方式）を示した図である。
【図６】図２に示す第四シリアルインターフェース部１２のシリアルデータ伝送方式（Ｄ方式）を示した図である。
【符号の説明】
１ ＡＳＩＣ（半導体集積回路）
２ デバイス
３ デバイス
１０ シリアルインターフェース回路
１１ 第一シリアルインターフェース部
１２ 第二シリアルインターフェース部
１３ 第三シリアルインターフェース部
１４ 第四シリアルインターフェース部
１５ レジスタ（設定部）
１６ 第一セレクタ（接続切換部）
１７ 第二セレクタ（接続切換部）
Ｌ１ クロック信号ライン（信号線）
Ｌ２ データロードライン（信号線）
Ｌ３ 入力データライン（信号線）
Ｌ６ 出力データライン（信号線）
Claims (3)
- 信号線を介して外部とデータの授受を行うシリアルインターフェース回路において、
互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部と、外部からの入力データの値により複数の前記インターフェース部のうち１つのインターフェース部のみ有効となるような設定信号を出力するレジスタと、
前記レジスタから出力される設定信号に応じて、インターフェース部と前記信号線との接続を切り換える接続切換部とを備えたことを特徴とするシリアルインターフェース回路。 - 請求項１に記載のシリアルインターフェース回路において、予め基準となるデータ伝送方式が定められていることを特徴とするシリアルインターフェース回路。
- 請求項１または２に記載のシリアルインターフェース回路を備えたことを特徴とする半導体集積回路。
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- 2003-01-09 JP JP2003003166A patent/JP2004220077A/ja active Pending
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| JP2010528509A (ja) * | 2007-05-25 | 2010-08-19 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | マスタ装置とスレーブ装置との間でのデータ伝送方法 |
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