KR100503189B1 - 액세스 회로 - Google Patents

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KR100503189B1
KR100503189B1 KR10-2003-0059402A KR20030059402A KR100503189B1 KR 100503189 B1 KR100503189 B1 KR 100503189B1 KR 20030059402 A KR20030059402 A KR 20030059402A KR 100503189 B1 KR100503189 B1 KR 100503189B1
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Abstract

외부로부터의 지시에 따라 버퍼 메모리에 액세스할 때에 요하는 시간을 적합하게 저감할 수 있는 액세스 회로를 제공한다. 제어 유닛(20)에서는, 액세스 회로의 동작 클럭의 1 주기에 SDRAM(10)에 액세스하는 액세스 데이터량으로서, 1 바이트 및 1 워드 및 2 워드 중의 어느 하나를 지정하는 데이터 단위 지정 신호를 어드레스 데이터로서 어드레스 디코더(110)로 출력한다. 그리고, 어드레스 디코더(110)에서 디코드된 상기 액세스 데이터량에 기초하여, 리퀘스트 발생부(130)에서는, 이 데이터량으로써 액세스를 지시하는 리퀘스트 신호를 출력한다. 그리고, 메모리 인터페이스(140)에서는, SDRAM(10)에 액세스하는 데이터의 선두의 어드레스가 외부로부터 지정되면, 이 지정된 어드레스로부터 리퀘스트 신호의 지시에 따른 액세스 데이터량으로 SDRAM(10)에 액세스한다.

Description

액세스 회로{ACCESS CIRCUIT}
본 발명은, 외부로부터의 명령에 따라 버퍼 메모리와의 사이에서 데이터의 판독 및 기입을 행하는 액세스 회로에 관한 것이다.
도 5에, 종래의 DVD(Digital Versatile Disc)의 기록 재생 장치에서의 액세스 회로 및 그 주변의 회로를 도시한다. 도 5에 있어서 제어 유닛(200)은, 상기 기록 재생 장치 내에 있어서, 그 각부를 제어하는 마이크로컴퓨터이다. 또한, 버퍼 RAM(210)는, DVD에 기록된 데이터나 동 DVD로부터 재생된 데이터를 일단 기억하는 메모리이다. 그리고, 액세스 회로(220)는, 제어 유닛(200)이 버퍼 RAM(210)에 기억되어 있는 데이터를 취득하거나, 혹은 동 제어 유닛(200)이 버퍼 RAM(210)에 기억되어 있는 데이터를 직접 재기입하거나 할 때, 버퍼 RAM(210)에의 액세스를 중개하는 회로이다.
여기서, 제어 유닛(200)이 버퍼 RAM에의 액세스를 소망하는 데이터의 선두의 어드레스를 지정하면, 액세스 회로(220)는, 이 지정된 선두의 어드레스로부터 1 워드 분의 버퍼 RAM(210)의 데이터 기억 영역에 액세스한다. 이와 같이 액세스 회로(220)를 중개함으로써, 제어 유닛(200)은, 데이터의 기입 또는 판독을 지정함과 함께 선두의 어드레스를 지정함으로써, 버퍼 RAM(210)에 액세스할 수 있게 된다.
그런데, 상기 액세스 회로(220)에 있어서는, 버퍼 RAM(210)에 액세스하는 데이터량이 고정되어 있기 때문에, 제어 유닛(200) 및 버퍼 RAM(210) 사이의 액세스에 있어서의 소요 시간이 이하에 예시하는 바와 같이 장기화하는 문제가 있었다.
예를 들면, 제어 유닛(200)이 1 바이트만 데이터를 재기입하고자 할 때에는, 다음과 같이 하게 된다. 우선, 버퍼 RAM(210)으로부터 일단 1 워드 분의 데이터를 판독하고, 다음에, 이 판독된 데이터 중의 1 바이트 분의 데이터만을 재기입한다. 그리고, 이 재기입된 1 바이트 분의 데이터와 판독된 데이터 중 재기입되지 않은 1 바이트 분의 데이터로 이루어지는 1 워드 분의 데이터를 버퍼 RAM(210)에 기입한다. 이와 같이, 상기 액세스 회로(220)에 있어서는, 1 바이트 분의 데이터를 기입할 때에는 이것을 직접 행하는 대신에, 제어 유닛(200)으로써 1 바이트 분의 데이터의 재기입을 행하지 않으면 안되어, 액세스에 시간의 손실이 생기게 된다.
또한, 제어 유닛(200)이 2 워드 연속하여 액세스하는 경우에는, 제어 유닛(200)은 1 워드 액세스할 때마다 액세스 회로(220)를 통하여 액세스를 원하는 데이터의 선두의 어드레스를 지정하게 된다. 이 때문에, 액세스를 원하는 2 워드 분의 데이터가 버퍼 RAM(210)의 연속한 데이터의 기록 영역에 기록되어 있는 경우에, 어드레스를 다시 지정하지 않으면 안되어, 여기서도 시간의 손실이 생긴다.
또, 상기 DVD의 기록 재생 장치에서의 액세스 회로에 한하지 않고, 외부로부터의 지시에 따라 버퍼 메모리에 액세스하는 액세스 회로에서는, 이러한 실정도 대강 공통한 것으로 되어있다.
본 발명은 이러한 실정을 감안하여 이루어진 것으로, 그 목적은, 외부로부터의 지시에 따라 버퍼 메모리에 액세스할 때에 요하는 시간을 적합하게 저감할 수 있는 액세스 회로를 제공하는 것에 있다.
본 발명은, 버퍼 메모리와의 사이에서 데이터의 판독 및 기입을 행하는 액세스 회로에서, 이 액세스 회로의 동작 클럭의 1 주기에 버퍼 메모리에 액세스하는 액세스 데이터량으로서, 미리 설정된 소정의 복수의 액세스 데이터량 중의 외부로부터 지정된 액세스 데이터량으로써 액세스를 지시하는 리퀘스트 신호를 출력하는 리퀘스트 발생부와, 상기 버퍼 메모리에 액세스하는 데이터의 선두의 어드레스가 외부로부터 지정되면, 이 지정된 어드레스로부터 상기 리퀘스트 신호의 지시에 따른 액세스 데이터량으로써 상기 버퍼 메모리에 액세스하는 메모리 인터페이스를 구비함으로써, 외부로부터의 지시에 따라 버퍼 메모리에 액세스할 때에 요하는 시간을 적합하게 저감하는 것을 가능하게 한다.
<발명의 실시 형태>
이하, 본 발명에 따른 액세스 회로를 DVD의 기록 재생 장치 내의 액세스 회로에 적용한 일 실시 형태에 대하여, 도면을 참조하면서 설명한다.
도 1은, 본 실시 형태에 따른 액세스 회로 및 그 주변의 회로의 구성을 도시하는 블록도이다.
도 1에 도시하는 SDRAM(Synchronous Dynamic Random Access Memory)(10)는, DVD(도시 생략)에 기록하는 데이터나, DVD로부터의 재생 데이터를 기억하는 버퍼 메모리이다. 또한, 제어 유닛(20)은, 이 데이터 기록 재생 장치 내에 있어서, 그 각부를 제어하는 마이크로컴퓨터이다. 또한, 액세스 회로(100)는, 제어 유닛(20)의 지시에 따라 SDRAM(10)에 액세스하여, 제어 유닛(20) 및 SDRAM(10) 사이의 데이터의 기입 및 판독을 중개하는 회로이다.
상기 제어 유닛(20)과 액세스 회로(100)와의 사이에서는, 1 바이트(8 비트)를 단위로 하여 디지털 데이터의 교환이 행하여진다. 이 때문에, 상기 제어 유닛(20) 및 액세스 회로(100) 사이에는, 데이터의 수수를 행하는 신호선으로서 8개의 신호선이 설치되어 있다. 한편, 액세스 회로(100)와 SDRAM(10)과의 사이에서는, 1 워드(16 비트)를 단위로 하여 데이터의 교환이 행하여진다. 이 때문에, 상기 액세스 회로(100) 및 SDRAM(10) 사이에는, 데이터의 수수를 행하는 신호선으로서 16개의 신호선이 설치되어 있다.
그리고, 액세스 회로(100)에서는, 제어 유닛(20)으로부터 출력되는 어드레스 데이터에 대응하여 SDRAM(10)의 소정의 메모리 셀 또는 상기 액세스 회로(100) 내의 소정의 레지스터 중 어느것인가가 지정되었을 때에, 이 지정된 개소에 액세스하여 데이터의 판독 또는 기입을 행한다. 즉, 리드 스트로브 신호가 수신되는가 라이트 스트로브 신호가 수신되는가에 따라 상기 지정된 개소에 액세스하여 데이터의 판독 또는 기입을 행한다. 덧붙여서 말하면, 본 실시 형태의 액세스 회로(100)는, SDRAM(10)에의 액세스 데이터량으로서, 1 바이트, 1 워드, 2 워드 중 어느 것이 제어 유닛(20)에 의해서 지정할 수 있게 되어 있다. 그리고, 상기 리드 스트로브 신호 및 라이트 스트로브 신호는, 상기 액세스 데이터량에 따라 각각 다른 신호로 되어있다. 상세하게는, 상기 리드 스트로브 신호 및 라이트 스트로브 신호는 어느 것이나, 상기 액세스 데이터량이 1 바이트일 때에는 1개의 펄스로 이루어지는 신호이고, 상기 액세스 데이터량이 1 워드일 때에는 2개의 펄스로 이루어지는 신호이고, 상기 액세스 데이터량이 2 워드일 때에는 4개의 펄스로 이루어지는 신호이다.
이하, 상기 액세스 회로(100)에 대하여, 더 설명한다.
어드레스 디코더(110)는, 제어 유닛(20)으로부터 공급되는 상기 어드레스 데이터를 디코드하여, 이에 따라 상기 액세스 회로(100) 내의 대응하는 레지스터(여기서는, 도시 생략)이나 SDRAM(10)의 대응하는 메모리 셀을 지정하는 회로이다. 이러한 액세스를 행하기 위해, 어드레스 디코더(110)는, 상기 어드레스 데이터를 디코드하여, SDRAM(10)에의 액세스 데이터량을 나타내는 데이터 단위 지정 신호를 신호선 L1∼L3으로 출력한다. 즉, 상기 어드레스 데이터 중, 특정 비트에는, SDRAM(10)에의 액세스 데이터량을 지정하는 정보가 할당되어 있고, 이것을 디코드함으로써 데이터 단위 지정 신호가 생성된다.
그리고, 어드레스 디코더(110)는, 예를 들면, 데이터 단위 지정 신호로서, 3 비트가 할당되고, 통상, 상기 신호선 L1∼L3에 논리 「H」의 신호를 출력하고 있다. 그리고, 상기 어드레스 데이터가 SDRAM(10)에의 액세스 데이터량으로서 1 바이트를 나타내고 있는 경우에는, 신호선 L1에 논리 「L」의 신호를 출력한다. 또한, 상기 어드레스 데이터가 SDRAM(10)에의 액세스 데이터량으로서 1 워드를 나타내고 있는 경우에는, 신호선 L2에 논리 「L」의 신호를 출력한다. 또한, 상기 어드레스 데이터가 SDRAM(10)에의 액세스 데이터량으로서 2 워드를 나타내고 있는 경우에는, 신호선 L3에 논리 「L」의 신호를 출력한다.
한편, 래치부(120)는, 상기 어드레스 디코더(110)로부터 출력되는 데이터 단위 지정 신호에 응답하여 논리 「H」를 래치하고, 지정된 액세스 데이터량에 대응한 인에이블 신호를 출력한다. 구체적으로는, 어드레스 디코더(110)의 디코드하는 액세스 데이터량이 1 바이트, 1 워드, 2 워드일 때에, 각각, 바이트 인에이블 신호, 1 워드 인에이블 신호, 2 워드 인에이블 신호를 각각 상승시킨다.
상세하게는, 이 래치부(120)는, 다음과 같은 구성을 갖는다. 즉, 플립플롭(121)은, 대응하는 신호선 L1으로 출력되는 신호를 입력 클럭으로 하고, 그것 이외의 신호선 L2, L3으로 출력되는 신호의 논리곱 신호(AND 회로(124)의 출력 신호)의 반전 신호를 리세트 신호로 한다. 그리고, 입력 클럭의 상승 엣지에 동기하여 그 데이터 단자에 입력되어 있는 상시(常時) 논리 「H」의 신호를, 상기 바이트 인에이블 신호로서 출력한다. 또한, 플립플롭(122)은, 대응하는 신호선 L2로 출력되는 신호를 입력 클럭으로 하고, 그것 이외의 신호선 L1, L3으로 출력되는 신호의 논리곱 신호(AND 회로(125)의 출력 신호)의 반전 신호를 리세트 신호로 한다. 그리고, 입력 클럭의 상승 엣지에 동기하여 그 데이터 단자에 입력되어 있는 상시 논리 「H」의 신호를, 상기 1 워드 인에이블 신호로서 출력한다. 또한, 플립플롭(123)은, 대응하는 신호선 L3으로 출력되는 신호를 입력 클럭으로 하고, 그것 이외의 신호선 L1, L2로 출력되는 신호의 논리곱 신호(AND 회로(126)의 출력 신호)의 반전 신호를 리세트 신호로 한다. 그리고, 입력 클럭의 상승 엣지에 동기하여 그 데이터 단자에 입력되어 있는 상시 논리 「H」의 신호를, 상기 2 워드 인에이블 신호로서 출력한다.
리퀘스트 발생부(130)는, 상기 래치부(120)로부터 출력되는 인에이블 신호에 기초하여 대응하는 액세스 데이터량으로써 액세스를 지시하는 리퀘스트 신호를 메모리 인터페이스(140)로 출력한다. 즉, 상기 래치부(120)로부터 출력되는 신호가 바이트 인에이블 신호일 때에는, 리퀘스트 발생부(130)는, 바이트 리퀘스트 신호를 메모리 인터페이스(140)로 출력한다. 또한, 상기 래치부(120)로부터 출력되는 신호가 1 워드 인에이블 신호일 때에는, 리퀘스트 발생부(130)는, 1 워드 리퀘스트 신호를 메모리 인터페이스(140)로 출력한다. 또한, 상기 래치부(120)로부터 출력되는 신호가 2 워드 인에이블 신호일 때에는, 리퀘스트 발생부(130)는, 2 워드 리퀘스트 신호를 메모리 인터페이스(140)로 출력한다.
메모리 인터페이스(140)는, 액세스 회로(100)의 다른 회로와 SDRAM(10)과의 사이의 데이터의 교환을 중개한다. 상세하게는, 액세스 회로(100)의 다른 회로로부터 2 워드(32 비트)를 단위로 하여 데이터의 수수를 행함과 함께, SDRAM(10)과의 사이에서 1 워드(16 비트)를 단위로 하여 데이터의 수수를 행한다. 또한, 메모리 인터페이스(140)는, 어드레스 디코더(110)로부터의 지정에 따른 선두 어드레스를 SDRAM(10)으로 출력함과 함께, 어드레스 데이터량의 지정에 따른 데이터량 제어 신호를 SDRAM(10)으로 출력한다. 덧붙여서 말하면, 이 메모리 인터페이스(140) 및 SDRAM(10) 사이에서의 데이터의 전송에 이용되는 클럭은, 액세스 회로(100)의 동작 클럭(액세스 회로(100)의 메모리 인터페이스(140) 이외의 회로의 동작 클럭)의 2배의 주파수로 되어있다.
이러한 구성에 의해, 메모리 인터페이스(140)는, SDRAM(10)에 대하여, 데이터 및 액세스 어드레스의 전송을 행함과 함께, 액세스 때의 데이터량을 지시한다. 즉, SDRAM(10)과의 사이에서의 액세스 데이터량으로서 2 워드가 지시(래치부(120)로부터 2 워드 인에이블 신호가 출력)되었을 때에는, 액세스 회로(100)의 동작 클럭의 1 주기의 사이에 16 비트의 데이터의 전송을 2회 행한다. 또한, 액세스 데이터량으로서 1 워드가 지시(래치부(120)로부터 1 워드 인에이블 신호가 출력)되었을 때에는, 상기 동작 클럭의 1 주기의 사이에 16 비트의 데이터의 전송을 1회 행한다. 즉, 액세스 회로(100)의 동작 클럭의 1 주기는, 메모리 인터페이스(140)와 SDRAM(10)과의 사이에서 데이터의 전송에 이용되는 클럭의 2 주기에 대응하는 것이지만, 이 중의 1 클럭만을 이용하여 데이터의 전송을 행한다. 또한, 액세스 데이터량으로서 1 바이트가 지시(래치부(120)로부터 바이트 인에이블 신호가 출력)되었을 때에도, 상기 동작 클럭의 1 주기의 사이에 16 비트의 데이터의 전송을 1회 행한다. 상세하게는, 16 비트의 데이터 중, 대상 8 비트에 대해서는, SDRAM에의 기입 데이터가 할당되고, 남은 8 비트에 대해서는, 메모리 인터페이스(140)로써 적당한 값이 할당된다. 그리고, 대상 8 비트의 데이터 및 적당한 값의 8 비트로 이루어지는 16 비트의 데이터를 받는 SDRAM(10)에서는, 대상 8 비트의 데이터만을 소정의 어드레스에 기입하도록 동작한다. 또한, 이상과 같은 액세스 데이터량의 지정은, 라이트 데이터에 대하여서만 행해지는 것으로서, 리드 데이터는 항상 2 워드 단위로 수수된다.
또한, 메모리 인터페이스(140)는, 상기 데이터 기록 재생 장치 내의 다른 회로에 의한 SDRAM(10)에의 액세스도 중개한다. 이 때문에, 다른 회로에 의해서 SDRAM(10)에의 액세스가 점유되어 있는 기간에는, 리퀘스트 발생부(130)로부터 상기 리퀘스트 신호가 출력되었다고 해도, 즉시 이 명령에 따를 수 없는 경우가 있다. 이 때문에, 메모리 인터페이스(140)에서는, 이러한 경우, 상기 지시에 따르는 것이 가능하게 될 때까지, 애크놀리지 신호를 상승시키지 않고, 이에 따라, 리퀘스트 발생부(130)가 wait 신호를 출력한다. 이 wait 신호는, 제어 유닛(20)에 대하여 SDRAM(10)에의 액세스의 지시를 일시 보류로 하는 취지를 통지하는 신호임과 함께, SDRAM(10)에 새로운 액세스의 지시를 내지 않도록 제어 유닛(20)에 지시하는 신호이기도 하다.
그리고, 메모리 인터페이스(140)에서는, 상기 지시에 따르는 것이 가능하게 되면 그 취지를 리퀘스트 발생부(130)에 대하여 통지한다. 이 통지는, 지정되는 액세스 데이터량에 대응하여, 1 바이트의 액세스가 지시되어 있을 때에는, 바이트 애크놀리지 신호를 리퀘스트 발생부(130)로 출력한다. 또한, 1 워드의 액세스가 지시되어 있을 때에는, 1 워드 애크놀리지 신호를 리퀘스트 발생부(130)로 출력한다. 또한, 2 워드의 액세스가 지시되어 있을 때에는, 2 워드 애크놀리지 신호를 리퀘스트 발생부(130)로 출력한다.
32-8 비트 변환부(150)는, 메모리 인터페이스(140)로부터 전송되는 2 워드(32 비트)의 데이터를 1 바이트(8 비트)마다의 4개의 데이터로 분할하여 이것을 제어 유닛(20)으로 순차 전송한다. 도 2에, 이 32-8 비트 변환부(150)의 구성을 도시한다.
도 2에 도시한 바와 같이, 이 32-8 비트 변환부(150)에 있어서, 32개의 플립플롭(151)은, 메모리 인터페이스(140)로부터 출력되는 32 비트의 데이터를 각각 래치한다. 상세하게는, 메모리 인터페이스(140)로부터 출력되는 리드 타이밍 신호를 플립플롭(151)의 클럭 입력 단자에 받아, 이것에 동기하여, 그 데이터 단자에 입력되는 리드 데이터를 래치한다.
멀티플렉서(152)는, 상기 각 플립플롭(151)에 입력되는 32 비트의 데이터 중의, 최상위의 8 비트의 데이터, 상위 9 비트 째로부터 16 비트 째의 데이터, 상위 17 비트 째로부터 24 비트 째의 데이터, 및 최하위 8 비트의 데이터 중 어느 하나를 선택적으로 출력한다. 이들의 전환에 대해서는, 어드레스 디코더(110)로부터 출력되는 셀렉트 신호에 의해 행해진다.
3상태 버퍼(154)는, 리드 스트로브 신호에 기초하여 멀티플렉서(152)의 출력을 제어 유닛(20)으로 출력한다.
상술한 바와 같이, 리드 스트로브 신호는 SDRAM(10)으로부터 판독되는 데이터량에 대응하여 그 펄스 수가 설정된 신호이다. 이 때문에, SDRAM(10)로부터 판독되는 데이터량이 1 바이트인 경우에는, 리드 스트로브 신호의 펄스에 동기하여 1회, 3상태 버퍼(154)가 멀티플렉서(152)의 출력을 제어 유닛(20)으로 출력한다. 또한, SDRAM(10)으로부터 판독되는 데이터량이 1 워드인 경우에는, 리드 스트로브 신호의 펄스에 동기하여 2회, 3상태 버퍼(154)가 멀티플렉서(152)의 출력을 제어 유닛(20)으로 출력한다. 또한, SDRAM(10)으로부터 판독되는 데이터량이 2 워드인 경우에는, 리드 스트로브 신호의 펄스에 동기하여 4회, 3상태 버퍼(154)가 멀티플렉서(152)의 출력을 제어 유닛(20)으로 출력한다.
8-32 비트 변환부(160)는, 제어 유닛(20)으로부터 전송되는 1 바이트(8 비트)의 데이터를 1 바이트(8 비트)∼2 워드(32 비트)의 데이터로 변환하여 메모리 인터페이스(140)에 전송하는 회로이다. 도 3에, 이 8-32 비트 변환부(160)의 구성을 도시한다.
이 8-32 비트 변환부(160)는, 제어 유닛(20)으로부터 전송되어 온 8 비트의 데이터의 각 비트 데이터에 대응하여, 4개의 플립플롭이 직렬 접속된 것을 8개(플립플롭(161∼168))구비하고 있다. 여기서, 플립플롭(161d∼168d)은, 상위 1 비트∼8 비트 째까지의 데이터를 래치하고, 플립플롭(161c∼168c)은, 상위 9 비트∼16 비트 째까지의 데이터를 래치한다. 또한, 플립플롭(161b∼168b)은, 상위 17 비트∼24 비트 째까지의 데이터를 래치하고, 플립플롭(161a∼168a)은, 상위 25 비트∼32 비트 째까지의 데이터를 래치한다. 이들 직렬 접속된 각 플립플롭(161∼168)은, 라이트 스트로브 신호를 입력 클럭으로 하여, 이 입력 클럭에 동기하여 입력 측의 각 플립플롭(161a∼168a)으로부터 데이터를 수신함과 함께, 이 데이터를 후단의 플립플롭에 시프트시켜 간다.
상술한 바와 같이, 라이트 스트로브 신호는 SDRAM(10)에 액세스하는 데이터량에 대응하여 그 펄스 수가 설정된 신호이다. 이 때문에, SDRAM(10)에 액세스하는 데이터량이 1 바이트인 경우에는, 리드 스트로브 신호의 펄스에 동기하여 1회, 제어 유닛(20)으로부터 전송된 데이터가 플립플롭(161a∼168a)에 받아들여진다. 또한, SDRAM(10)에 액세스하는 데이터량이 1 워드인 경우에는, 리드 스트로브 신호의 펄스에 동기하여 2회, 제어 유닛(20)으로부터 전송된 데이터가 플립플롭(161a∼168a)에 받아들여진다. 이 때문에, 전송된 데이터 중 플립플롭(161b∼168b)에 상위 8 비트의 데이터가, 또한 플립플롭(161a∼168a)에 하위 8 비트의 데이터가 각각 유지되게 된다. 또한, SDRAM(10)에 액세스하는 데이터량이 2워드인 경우에는, 리드 스트로브 신호의 펄스에 동기하여 4회, 제어 유닛(20)으로부터 전송된 데이터가 플립플롭(161a∼168a)에 받아들여진다. 이 때문에, 플립플롭(161d∼168d)으로부터 플립플롭(161a∼168a)에, 상위 8 비트 째까지의 데이터, 상위 9 비트 째로부터 16 비트 째까지의 데이터, 상위 17 비트 째로부터 상위 24 비트 째까지의 데이터, 하위 8 비트의 데이터가 각각 유지되게 된다.
계속해서, 이러한 구성을 갖는 액세스 회로(100)에 의한 SDRAM(10)에의 액세스 동작에 대하여 설명한다. 도 4는, 액세스 동작을 설명하는 타이밍차트이다. 여기서는, 전회, 액세스 데이터량으로서 1 바이트의 데이터량이 지정되어 있고, 이번회, 액세스 데이터량으로서 1 워드의 데이터량이 지정되는 경우에 대해 예시한다.
도 4의 (a)∼도 4의 (c)에 도시한 바와 같이, 상기 어드레스 디코더(110)로부터 상기 도 1에 도시한 신호선 L1∼L3에 대하여, 통상 논리 「H」의 신호가 출력되어 있다. 그리고, 제어 유닛(20)으로부터 출력되는 어드레스 데이터가 1 워드의 액세스 데이터량을 지정하는 것인 경우, 도 4의 (b)에 도시한 바와 같이 신호선 L2에 논리 「L」의 신호가 출력된다. 그리고, 이 신호선 L2로 출력되는 논리 「L」의 신호의 하강에 동기하여 상기 도 1에 도시한 플립플롭(121)으로부터 출력되는 1 바이트 인에이블 신호가 하강시켜지게 된다(도 4의 (d)). 또한, 이 신호선 L2로 출력되는 논리 「L」의 신호의 상승에 동기하여 상기 도 1에 도시한 플립플롭(122)으로부터 출력되는 1 워드 인에이블 신호가 상승시켜지게 된다(도 4의 (e)).
이에 따라, 리퀘스트 발생부(130)에서는, 리드 스트로브 신호 또는 라이트 스트로브 신호의 대기 상태가 된다. 그리고, 도 4의 (h)에 예시한 바와 같이, 예를 들면 라이트 스트로브 신호가 입력되면, 리퀘스트 발생부(130)에서는, 이 라이트 스트로브 신호의 펄스 수를 카운트하여, 이것이 1 워드 인에이블 신호에 대응한 수인 「2」로 되면 1 워드 리퀘스트 신호를 출력한다(도 4의 (i)). 이것에 대하여, 메모리 인터페이스(140)에서는, 도 4의 (k)에 예시한 바와 같이, 이 리퀘스트에 즉시 응할 수 없을 때에는, 제어 유닛(20)에 대하여 wait 신호를 출력한다. 그리고, 상기 라이트 스트로브 신호의 지시에 따르는 것이 가능하게 되면, 메모리 인터페이스(140)는 도 4의 (j)에 도시한 바와 같이 애크놀리지 신호를 출력함과 함께, 도 4의 (k)에 도시한 바와 같이 wait 신호를 하강시킨다.
그리고, 제어 유닛(20)이 또한 액세스 데이터량으로서 1 워드의 데이터량을 지정하는 경우에는, 액세스의 선두를 지정하는 액세스 어드레스 데이터를 출력함과 함께, 도 4의 (h)에 도시한 바와 같이 재차 라이트 스트로브 신호를 출력한다. 이 때, 상기 도 1에 도시한 래치부(120) 내의 플립플롭으로써 이미 1 워드 인에이블 신호가 출력 유지되어 있기 때문에, 제어 유닛(20)으로서는 새롭게 어드레스 데이터로써 액세스 데이터량을 지정할 필요는 없다. 이 때문에, 제어 유닛(20)에서는, SDRAM(10)에의 액세스에 관한 처리 시간을 더욱 저감할 수 있다.
이상 설명한 본 실시 형태에 따르면, 이하와 같은 효과가 얻어지게 된다.
(1) 액세스 회로의 동작 클럭의 1 주기에 버퍼 메모리에 액세스하는 액세스 데이터량으로서, 1 바이트 및 1 워드 및 2 워드 중의 어느 하나가 외부로부터 지정되면, 이 데이터량으로써 액세스를 지시하는 데이터 단위 지정 신호를 출력하는 어드레스 디코더를 구비하였다. 이에 따라, 제어 유닛(20)에 1 바이트 액세스하는 요구가 생겼다고 해도 이것에 적절하게 대처할 수 있다. 또한, 제어 유닛(20)에 버퍼 메모리의 연속한 데이터의 기억 영역으로 2 워드 액세스하는 요구가 생긴 때에, 1 워드 액세스할 때마다 액세스의 선두가 되는 액세스를 새롭게 다시 지정하는 것을 회피할 수 있다. 따라서, 액세스에 따른 시간을 접합하게 저감하는 것이 가능하게 된다.
(2) 어드레스 데이터를, SDRAM(10)의 소정의 메모리 셀 또는 상기 액세스 회로(100) 내의 소정의 레지스터 중 어느 하나를 지정하기 위해서 뿐만 아니라, 액세스 데이터량을 지정하기 위해서도 이용하였다. 이에 따라, 제어 유닛(20)이 SDRAM(10)에 액세스할 때에 행하는 처리에 관한 시간을 저감할 수 있게 된다.
(3) 어드레스 디코더에 의해서 디코드된 액세스 데이터량에 관한 정보를 래치하는 래치부(120)를 구비하였다. 이에 따라, 제어 유닛(20)이 동일한 액세스 데이터량으로써 복수회 액세스를 지시하는 경우, 2회째 이후의 액세스 데이터량에 대한 지시를 내리는 처리를 생략할 수 있게 된다.
(4) 상기 액세스 회로(100) 내에서 메모리 인터페이스(140)와의 사이에서 데이터의 전송을 위해 설치되는 신호선의 수를 2 워드에 대응시킴과 함께, 메모리 인터페이스(140) 및 SDRAM(10) 사이의 데이터의 전송을 위해 설치되는 신호선의 수를 1 워드에 대응시키었다. 또한, 메모리 인터페이스(140) 및 SDRAM(10) 사이의 데이터의 전송에 이용되는 클럭을, 상기 액세스 회로(100)의 동작 클럭의 2배의 주파수로 하였다. 이에 따라, 액세스 데이터량을 1 바이트 및 1 워드 및 2 워드로 적절하게 전환할 수 있다. 또한, 이와 같이 메모리 인터페이스(140) 및 SDRAM(10) 사이의 데이터의 전송에 이용되는 클럭만을 상기 동작 클럭 보다도 높은 주파수로 함으로써, 액세스 회로(100)의 설계에 있어서의 요구를 저감할 수도 있다.
또, 상기 실시 형태는, 이하와 같이 변경하여 실시해도 된다.
· 메모리 인터페이스(인터페이스부)를, 데이터 기록 재생 장치 내의 다른 회로의 SDRAM에의 액세스를 중개하는 기능을 갖는 것으로 하지 않더라도 된다. 이 경우, 이 메모리 인터페이스는, 애크놀리지 신호를 출력하는 기능을 갖지 않아도 되고, 또한, 리퀘스트 발생부(130)는, wait 신호를 출력하는 기능을 갖지 않아도 된다.
· 래치부(120)의 구성은, 상기 도 1에 도시한 것에 한하지 않는다.
· 또한, 래치부를 설치하는 대신에, 어드레스 디코더에 의해서 디코드된 액세스 데이터량에 대한 정보를 갖는 신호를 직접 리퀘스트 발생부로 출력하도록 하여도 된다.
· 어드레스 디코더에서 생성되는 데이터 단위 지정 신호로 지정되는 액세스 데이터량으로써 직접 메모리 인터페이스가 SDRAM에 액세스하도록 하면, 리퀘스트 발생부를 설치하지 않아도 된다.
· 32-8 비트 변환부나 8-32 비트 변환부의 구성도, 상기 도 2나 도 3에 도시한 것에 한하지 않는다.
· 액세스 데이터량에 대해서는, 1 바이트, 1 워드, 2 워드의 3개로 이루어지는 것에 한하지 않는다. 요는, 액세스 회로가, 외부로부터의 지정에 따라, 복수의 액세스 데이터량 중 어느 하나에 액세스를 하도록 전환하는 기능을 갖게 하면 된다.
· 액세스 회로의 액세스 대상이 되는 버퍼 메모리로서는, SDRAM에 한하지 않는다.
· 또한, 액세스 회로로서는, DVD의 데이터 기록 재생 장치 내에 구비되는 것에 한하지 않고, 임의의 광 디스크의 기록 장치나 재생 장치 등, DRAM에 액세스하는 회로이면 된다.
본원 발명에 따르면, 외부로부터의 지시에 따라 버퍼 메모리에 액세스할 때에 요하는 시간을 적합하게 저감할 수 있게 된다.
도 1은 본 실시 형태에 따른 액세스 회로의 일 실시 형태의 구성을 도시하는 블록도.
도 2는 동 실시 형태의 32-8 비트 변환부의 구성을 도시하는 블록도.
도 3은 동 실시 형태의 8-32 비트 변환부의 구성을 도시하는 회로도.
도 4는 동 실시 형태에 있어서, 디코드된 액세스 데이터량에 기초하는 처리의 일례를 도시하는 타이밍차트.
도 5는 종래의 액세스 회로의 일례를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : SDRAM
20 : 제어 유닛
100 : 액세스 회로
110 : 어드레스 디코더
120 : 래치부
130 : 리퀘스트 발생부
140 : 메모리 인터페이스
150 : 32-8 비트 변환부
160 : 8-32 비트 변환부

Claims (5)

  1. 어드레스 데이터를 수신하여, 버퍼 메모리와의 사이에서 상기 어드레스 데이터에 따른 디지털 데이터의 수수를 행하는 액세스 회로에 있어서,
    상기 어드레스 데이터를 디코드하여, 상기 버퍼 메모리에 대한 액세스 데이터량으로서 상호 다른 단위를 지정하는 복수의 데이터 단위 지정 신호를 생성하는 디코더와,
    상기 어드레스 데이터로 지정된 어드레스로부터 상기 복수의 데이터 단위 지정 신호로 지정되는 액세스 데이터량으로써 상기 버퍼 메모리에 액세스하는 인터페이스부
    를 구비하는 것을 특징으로 하는 액세스 회로.
  2. 제1항에 있어서,
    상기 복수의 데이터 단위 지정 신호를 받아, 상기 복수의 데이터 단위 지정 신호로 지정되는 액세스 데이터량에 따른 복수의 리퀘스트 신호를 발생시키는 리퀘스트 발생부를 더 구비하며,
    상기 복수의 리퀘스트 신호에 기초하여, 상기 인터페이스부가 상기 버퍼 메모리에 액세스하는 것을 특징으로 하는 액세스 회로.
  3. 제2항에 있어서,
    상기 복수의 데이터 단위 지정 신호의 비트 수에 따른 복수의 입력 단자와,
    상기 복수의 입력 단자의 각각에 대응하여 설치되고, 상기 복수의 데이터 단위 지정 신호에 응답하여 소정의 레벨을 취득하는 복수의 래치로 이루어지는 래치부를 더 구비하며,
    상기 래치부의 출력에 기초하여, 상기 리퀘스트 발생부가 상기 복수의 리퀘스트 신호를 발생시키는 것을 특징으로 하는 액세스 회로.
  4. 제1항에 있어서,
    상기 디코더는, 상기 액세스 데이터량의 상호 다른 단위로서 1 바이트, 1 워드 및 2 워드를 지정하는 상기 복수의 데이터 단위 지정 신호를 생성하는 것을 특징으로 하는 액세스 회로.
  5. 제1항에 있어서,
    상기 액세스 회로 내에서 상기 인터페이스부와의 사이에 설치되는 제1 데이터 전송선의 수가, 상기 인터페이스부와 상기 버퍼 메모리와의 사이에 설치되는 제2 데이터 전송선의 수의 2배로 설정됨과 함께, 상기 인터페이스부와 상기 버퍼 메모리와의 사이의 데이터의 전송에 이용되는 클럭이, 상기 액세스 회로의 동작 클럭의 2배로 설정되고,
    상기 인터페이스부는, 상기 동작 클럭의 1 주기의 기간에 행하는 상기 제2 데이터 전송선을 통한 상기 디지털 데이터의 액세스 횟수를, 지정되는 액세스 데이터량에 대응하여 전환하는 것을 특징으로 하는 액세스 회로.
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