CN1044750C

CN1044750C - 可变宽度内存数据实时读取装置

Info

Publication number: CN1044750C
Application number: CN94117188A
Authority: CN
Inventors: 曹兴诚
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1994-10-20
Filing date: 1994-10-20
Publication date: 1999-08-18
Anticipated expiration: 2014-10-20
Also published as: CN1121246A

Abstract

一种可变宽度内存数据实时读取装置，克服常规声音合成内存因语音、控制数据位宽度不同使内存使用效率低及需进行多次访问的缺陷，包括一地址缓冲器和一区段选择电路，将内存位宽度分割成多个等份，分别储存语音、控制数据，欲读出数据时，将内存数据宽度分为多个区域经锁存器及区段选择电路，由送入的读取信号译码使区段选择电路动作，以选择将内存不同位宽度的数据实时送出，达到有效运用存储空间并实时读取数据的效果。

Description

可变宽度内存数据实时读取装置

本发明涉及一种可变宽度内存数据实时读取装置，主要是将内存区域分割成多个区段，而视数据宽度占用不同区段数量，在读取数据时，便通过宽度访问信号，经控制逻辑使连接在内存各区段的数据输出端的各锁存器及区段选择电路做选择性动作，以实时取得所需存储器宽度的数据，达到有效利用内存空间及提高不同宽度数据的读取效率。

现今声音合成器(集成电路)的构成，根据语音及控制数据的储存方式的差别，可区分为『分布式』与『集中式』两种型态，其中该种『分布式』的声音合成器的构造如图1所示，即分别用控制只读内存10及语音只读内存20储存控制数据(或指令)及语音数据，经控制只读内存10送出数据控制一控制器30的操作方式，然后再经合成逻辑电路40转译为访问语音只读内存20的地址数据，再经语音只读内存20读出该地址的话音数据，最后经数字/模拟转换器(DAC)50转换为模拟声音信号，以供放大器或喇叭(SP)播放出语音，但此种设计需使用两组只读内存10、20，从而导致结构较为复杂、较占用芯片面积且有测试较为不便的缺点，故而有『集中式』声音合成器产生，而此集中式声音合成器的构成主要是将前述控制数据及语音数据存放在同一个只读内存内，以达到改善前连分布式声音合成器的各项缺点，其概略构造如图2所示，即将控制数据及语音数据同时存放在一共用只读内存11内，而图1的控制器30及合成逻辑40便集成在同一控制器31内，虽有集成内存的优点，然而在实际应用上，则产生内存使用效率不佳及数据读取效率不高的缺点，特详述如后。

由于语音控制数据(程序、指令)及语音数据两者的数据宽度不同5位、10位、20位不等)，以现有读取内存数据的方式，是属于一次读取整个位组的宽度(数据读取宽度固定)，基于此种现象，便有两种做法，其中一种为取各种数据的最大宽度作为内存各个数据的宽度(如前例，即将内存宽度设为20位)，此种方式，对于较少位数的数据仍需占用整个存储宽度，显然有存储空间过于浪费及使用效率不高的问题，若改用最小数据宽度(如前例，将内存宽度设为5位)，虽可改善存储空间浪费的问题，然而对于10位及20位的数据，则需进行二次或四次读取步骤才能取出完整的数据，不仅导致读取周期加长，控制效率不高的问题，而且在多次读取数据后，更需通过转换步骤，使多次读取的数据予以连结成一完整数据，其间也需耗费处理时间，故此种改善方式仍有读取效率不佳的缺点。

本发明的主要目的在于：提供一种可变宽度内存数据实时读取装置，主要是将内存的宽度设置为数据的最大宽度，且可将全宽度区视数据宽度区分成多个不同等份，以供分别储存不同位宽度的数据，而解决存储空间浪费现象。本发明的另一目的在于：在数据读取方面，采用实时(REAL TIME ACCESS)方式，亦即将内存的输出数据宽度分为多个区段分别经锁存器及区段选择电路与总线连接，而由送入的位读取信号进入后，经控制逻辑译码后选择性地将内存全部或局部宽度的数据送出并直接转换为总线相应的信号地址，达到可直接经不同的位读取信号而送出内存特定宽度的数据，获得内存不同宽度数据的实时读取效果。

本发明的技术方案在于：提供一种可变宽度内存数据实时读取装置，包括：

一地址缓冲器，可将总线送入的地址信号区分为区段选择信号及内存地址数据两部份，

一区段选择电路，由多数可分别与内存不同字节连接的选择电路及一控制选择电路的输出控制逻辑所组成，各组选择电路设置有多个控制输入端及相应输出端，以视控制输入信号切换动作，各选择电路的各输出端与总线连接，可依据地址缓冲器译码产生的选择信号及送入控制逻辑的控制信号，来决定内存以不同位宽度送出数据至总线。

前述的可变宽度内存数据实时读取装置，其中区段选择电路包括一输出缓冲器，此输出缓冲器由多组数据锁存器及一开关逻辑组成，并串接在内存数据输出端与该各组选择电路之间，以在适当时序周期决定内存数据送出与否。

前述的可变宽度内存数据实时读取装置，其中该区段选择电路内的各组选择电路可由数组晶体管开关串并联连接构成。

前述的可变宽度内存数据实时读取装置，其中该区段选择电路的最小定址单位设为存入内存数据的最小位宽度。

前述的可变宽度内存数据实时读取装置，其中该地址输入信号及数据输出信号可共用同一总线，以时序区分开。

综上所述，本发明设计各式不同数据最大宽度为存储器位数，而视不同数据适当分布在最大宽度的不同区域上，配合特殊的可变宽度定位的读取装置，确可提供一种兼具有效运用存储空间及实时读取不同宽度数据的效果，诚为一具新颖性并符合产业利用的设计。

以下结合附图进一步说明本发明的具体结构特征及目的。

附图简要说明：

图1是常规分布式声音合成器的方框图。

图2是常规集中式声音合成器的方框图。

图3是本发明的结构方框图。

图4是本发明的内存数据分布格式。

图5是本发明读取装置电路图。

图6是本发明选择电路电路图。

图7是本发明的各读取信号与总线数据对应表。

图8是本发明的时序示意图。

如图3所示，本发明的内存数据实时读取装置的结构，为一种以共用外部总线ADBUS做为多任务传送地址(ADDRESS)及数据(DATA)的结构，而在该共用内存11的地址输入端A及数据输出端D分别连接行、列译码器12、13(X-DECODER)、(Y-DECODER)，行、列译码器12、13由一地址缓冲器60送出的A2～A19地址信号所控制，由地址缓冲器60依据外部总线ADBUS产生的地址信号，便可经该两译码器12、13译码，产生可供读取共用内存11特定位置的存储内容的信号，而本发明特殊处在于：该列译码器13的数据输出端与外部总线ADBUS之间具有一区段选择电路，它接受来自地址缓冲器的地址信号，该共用内存11的宽度如图4所示，设置为20位的宽度大小，视不同数据的宽度区分为20位、10位及5位三种型态，该5位及10位宽度是供储存语音数据，而20位是用以储存不同控制指令，其中，对于10位数据，便将宽度切割成前、后两区段，而对于5位数据，是将全宽度切割成四个区段，而对于读取不同位宽度的数据时，以如图4各存储区的配置图下方所示，在读取位全宽度时，则忽略A0～A1地址的信号状态，而在10位宽度输出时，便以A1地址的“0”与“1”的状态定址(ADDRESSED)，而对于5位输出时，则以A0～A1两地址信号的状态予以定址，而上述三种不同位宽度的输出模式，也搭配有各别的读取控制信号READ20、READ10、READ5，以辨别进行何种位宽度输出(容后述)。

所以本发明在内存空间的运用方面，可视实际位宽度而紧密分布在不同宽度的位置上，且通过前述本发明的区段选择电路70达到定址在不同位宽度位置上，使其可达到局部位宽度数据输出的效果，确可使存储空间获得最有效的利用，且同时利用该种不同位宽度定址方式，达到数据实时快速的读取效果。

关于本发明实现数据定址及实时读取数据的地址缓冲器60及区段选择电路70的详细构造，可配合参看图5，在图5左上方以一数据锁存器61(DATA LATCH ARRAY)对外部总线ADBUS输入地址数据的进行缓冲，再送出共用内存11及控制区段选择电路70所需的地址数据A2～A19、A0～A1，而该区段选择电路70便区分成上、下两部份，上半部份为输出缓冲器730，以四组分别与共用内存各部份位输出端D0～D4、D5～D9、D10～D14、D15～D19连接的数据锁存器73和左侧的开关逻辑电路74构成，该开关逻辑电路74输入端分别与读取信号FETCH、READ5、READ10、READ20及时序T5连接，开关逻辑电路74的输出则控制各数据锁存器73的启动端EN，以利用该控制信号控制共用内存是否送出数据。

图5下半部份则是以四组选择电路72配合输出控制逻辑71组成的一切换电路720，其中该四组选择电路72的内部构造是以五组如图6所示的多个MOSFET构成，每个选择电路72的数据输入端I为对应连接在各数据锁存器73上，而各选择端C5、C10、C20则与图面左侧的输出控制逻辑71连接，而其三组输出端D5、D10、D20则分别对应连接在外部总线ADBUS的各不同区段宽度上，该输出控制逻辑71的状态是由左侧输入的A0、A1、FETCH、READ5、READ10、READ20及T6时序信号所决定。而上述的不同控制信号状态使内存送出不同宽度信号至外部总线ADBUS的对映关系，如图7所示，即在FETCH及READ20信号产生时，忽略A0、A1地址信号，而使区段选择电路70送出内存全部位宽度信号至外部总线ADBUS上，而在READ10信号动作的状态下，则只配合A1地址信号的高低电位状态，在外部总线ADBUS的低字节D0～D9位置送出内存的高字节或低字节数据，而在READ5信号动作状态下，则配合A0及A1地址信号，在外部总线ADBUS的最低五位D0～D4位置送出内存不同高低字节的数据，以上述对应关系可知，本发明提供不同位宽度的定位并通过不同控制信号达到实时方式读取内存数据的效果。

而图5中的各组时序信号T，是本发明运作必要的时序信号，而外部总线ADBUS与时序信号T1～T8的时序图如图8，即在T1及T5时间内呈现高电位以进行预充电，而在T2～T4周期时，输入读取内存的地址信号(ADDRESS)，而在T6～T8周期时，便送出数据(DATA)，以达到使地址及数据共用同一总线的效果。

Claims

1、一种可变宽度内存数据实时读取装置，包括：

一行译码器，一列译码器，一共用存储器，其特征在于还包括：

一区段选择电路，由多数可分别与内存不同字节连接的选择电路及一控制选择电路的输出控制逻辑所组成，接收来自所述地址缓冲器的地址信号，各组选择电路设置有多个控制输入端及相应输出端，以视控制输入信号切换动作，选择电路的各输出端与总线连接，可依据所述地址缓冲器译码产生的选择信号及送入控制逻辑的控制信号，来决定内存以不同位宽度送出数据至总线。

2、根据权利要求1所述的可变宽度内存数据实时读取装置，其特征在于：所述区段选择电路包括一输出缓冲器，所述输出缓冲器由多组数据锁存器及一开关逻辑组成，并串接在内存数据输出端与该各组选择电路之间，以在适当时序周期决定内存数据送出与否。

3、根据权利要求1所述的可变宽度内存数据实时读取装置，其特征在于：所述区段选择电路内的各组选择电路可由数组晶体管开关串并联连接构成。

4、根据权利要求1所述的可变宽度内存数据实时读取装置，其特征在于：所述区段选择电路的最小定址单位设为存入内存数据的最小位宽度。

5、根据权利要求1所述的可变宽度内存数据实时读取装置，其特征在于：所述地址输入信号及数据输出信号可共用同一总线，以时序区分开。