JP3691219B2

JP3691219B2 - ワード長可変のラインメモリの設計方法

Info

Publication number: JP3691219B2
Application number: JP24447197A
Authority: JP
Inventors: 安行木村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-09-09
Filing date: 1997-09-09
Publication date: 2005-09-07
Anticipated expiration: 2017-09-09
Also published as: JPH1186527A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル回路システムにおいて利用されるワード長可変のラインメモリに関するものである。
【０００２】
【従来の技術】
従来より、各種のデジタル回路システムにおいて、ラインメモリが利用されている。特に、映像信号処理において、ラインメモリはＡＤＣ（アナログデジタルコンバータ）、ＤＡＣ（デジタルアナログコンバータ）とともに、必要不可欠なマクロライブラリの１つである。例えば、垂直フィルタ回路内の１Ｈ（１水平走査ライン）遅延や時間軸変換等の用途にラインメモリが用いられる。
【０００３】
ここで、ラインメモリの仕様として、ビット幅は主として８ビットであるが、ワード長は信号処理方法の違いにより様々な要求がある。例えば、１Ｈ遅延のためのラインメモリであっても、ＮＴＳＣ方式では、９１０ワード、ＰＡＬ方式では１１３５ワードが必要であり、ワード長は異なる。
【０００４】
そして、ラインメモリは、ＳＲＡＭ、ＲＯＭなどに比べ、単純な回路の繰り返しが少なく、いわゆるメモリジェネレータのようなＣＡＤによる自動設計が困難である。このため、必要なワード長毎に多種類のラインメモリを設計することが困難である。そこで、使用頻度の高いワード長のラインメモリをマクロライブラリとしておき、これを利用して設計することが一般的になっている。
【０００５】
【発明が解決しようとする課題】
しかし、ラインメモリは、ＬＳＩ等のチップ中に複数個内蔵される場合が多く、ラインメモリの小面積化はチップサイズ縮小化のために非常に重要な課題の１つになっている。従って、ラインメモリを必要なワード長に応じたものとすることが望まれる。そして、ワード長可変のラインメモリを設計する際に、その設計作業を容易化することが望まれている。
【０００６】
本発明は、上記課題に鑑みなされたものであり、ワード長可変のラインメモリを効率的に設計することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、ワード長可変のラインメモリの設計方法であって、
ラインメモリをワード長に依存する部分と依存しない部分に分けるとともに、全体を複数の細かなリーフセルに分割し、
ワード長に依存する部分について、同一構成のリーフセルの繰り返し構造を利用し、
ワード長に依存する部分についてのその繰り返し単位のリーフセルのパターンと、ワード長に依存しない部分のリーフセルのパターンをライブラリに記憶し、
このライブラリから記憶されているパターンを読み出し、読み出されたパターンに基づいて構成が異なるリーフセルについてそれぞれ回路設計を行い、
設計された複数のリーフセルを割り付けて、リーフセルのアレイ構造によりラインメモリ全体の設計を行うとともに、上記ラインメモリのカラム方向における読み出しアドレス発生手段と、プリチャージアドレス発生手段とを別々に設け、ラインメモリの読み出しアドレスの指定の構成を繰り返し構造とすることを特徴とする。
【００１０】
このように、ワード長に応じて変化する回路を繰り返し構造とする。また、ワード長に依存しない部分と、ワード長に依存する部分の繰り返し単位をライブラリに記憶しておく。そして、ラインメモリの設計の際には、これらライブラリに記憶されているパターンを読み出して設計する。そこで、ワード長に依存する部分については、記憶されているパターンの繰り返しで対処できる。これによって、メモリジェネレータなどのＣＡＤよる自動設計によりラインメモリの設計が行える。また、プリチャージのためのアドレス発生を読み出しアドレスと別に発生するようにすることで、アドレス発生のための回路を単純な繰り返し構造とすることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１２】
図１に、本実施形態のラインメモリの機能ブロック図を示す。このように、メモリ部分は、３バイトのファースト(First)メモリ１０と、可変ワード長のレフト(Left)メモリ１２と、同じく可変ワード長のライト(Right)メモリ１４からなっている。ファーストメモリ１０は、リセット直後の高速動作のためのメモリブロックであり、３バイトのワード長を有している。高速動作のため、ＳＲＡＭ型メモリセルで構成されている。フリップフロップで構成することも好適である。また、レフトメモリ１２及びライトメモリ１４は、３トランジスタ型ＤＲＡＭで構成されており、カラム、ロウの２方向からアドレッシングされる。さらに、レフトメモリ１２及びライトメモリ１４は、書き込み側に書き込み(Write)ドライバー１２ａ、１４ａを有し、読み出し側に読み出し(Read)センスアンプ１２ｂ、１４ｂを有している。
【００１３】
また、これらメモリ１２、１４のロウアドレスをポイント（アドレッシング）するために、読み出し及び書き込み用のロウポインタ１６が設けられている。一方、メモリ１０、１２、１４に対するデータの書き込みを制御するために、書き込みタイミング(Write timing)回路１８、レフトメモリ１２用の書き込み(Write)カラムポインタ２０、ライトメモリ用の書き込み(Write)カラムポインタ２２を有している。また、メモリ１０、１２、１４からのデータの読み出しのために、読み出しタイミング(Read timing)回路２４、レフトメモリ１２用の読み出し(Read)カラムポインタ２６、ライトメモリ１４用の読み出し(Read)カラムポインタ２８を有している。
【００１４】
このように、レフトメモリ１２及びライトメモリ１４に分割するのは、ロウ方向のアドレッシングが低速であっても正常に動作させるためである。そして、カラムポインタにより、ライトメモリ１４が後半のアドレッシングしているとき、レフトメモリ１２においては次のロウアドレスをアドレッシングする。これによって、カラムポインタによりレフトメモリ１２をアドレッシングする際にすぐにアクセスすることができる。
【００１５】
さらに、書き込み用のデータを一時的に記憶する入力データ(DIN)バッファ３０がデータバス３４を介しメモリ１０、１２、１４に接続され、読み出しデータを一時的に記憶する出力データ(DOUT)バッファ３２がデータバス３６を有している。従って、メモリ１０、１２、１４のアクセスアドレスに対するデータの書き込みまたはデータの読み出しを行うことができる。なお、データ幅は、８ビットである。
【００１６】
次に、このような回路における書き込み読み出し動作について、図２に基づいて説明する。書き込みタイミング回路１８には、書き込みクロックＷＣＫ、リセットタイミング信号ＸＲＳＴＷ、書き込みイネーブル信号ＸＷＥが供給される。書き込みタイミング回路１８は、これらの信号に基づき、書き込みタイミング信号を制御する。すなわち、ライトイネーブル信号ＸＷＥに基づきメモり１０、１２、１４へのアクセスを可能とし、信号ＸＲＳＴＷによりポインタ（アドレスカウンタ）をリセットした後、書き込みクロックＷＣＫに基づき書き込みアドレスをインクリメントし、データをメモリ１０、１２、１４の該当アドレスに書き込む。
【００１７】
また、読み出しタイミング回路２４には、読み出しクロックＲＣＫ、リセットタイミング信号ＸＲＳＴＲ、読み出しイネーブル信号ＸＲＥが供給され、読み出しの際には、リードイネーブル信号ＸＲＥに基づきメモり１０、１２、１４へのアクセスを可能とし、信号ＸＲＳＴＲによりポインタ（アドレスカウンタ）をリセットした後、読み出しクロックＲＣＫに基づきデータをメモリ１０、１２、１４の該当アドレスから読み出す。
【００１８】
ここで、リセット直後の３アドレスの書き込み読み出しには、ファーストメモリ１０が利用される。また、レフトカラムポインタ２０、２６においては、アクセスの開始の際にその旨の信号をタイミング回路１８、２４に供給する。一方、ライトカラムポインタ２２、２８においては、アクセスの開始及び終了の際にその旨の信号をタイミング回路１８、２４に供給する。タイミング回路１８、２４は、ライトカラムポインタ２２、２８のアクセス開始の信号を受け、ロウポインタ１６に信号を送り、ロウポインタ１６はその段階で、レフトメモリ１２に対するロウアドレスを１つインクリメントする。従って、この段階では、ロウアドレスが、レフトメモリ１２の方がライトアドレスより１つ大きな数字になっている。
【００１９】
さらに、読み出しの場合には、読み出しラインについてのプリチャージが必要である。このプリチャージは、読み出しクロックＲＣＫの２クロック前から行い、プリチャージの終了直後から１クロックの期間読み出し動作を行う。
【００２０】
そして、本実施形態においては、読み出しカラムポインタ２６、２８において、読み出しアドレス発生のためのポインタ回路と、プリチャージアドレス発生のためのポインタ回路とを別々に有している。すなわち、ポインタ回路は、読み出しクロックＲＣＫをカウントアップして順次カラムアドレスを発生していく回路であるが、このポインタ回路を２つ設ける。そして、プリチャージ用の回路の方が２クロック先行して、カラムアドレスを発生することで、プリチャージを２クロック前から行うことができる。
【００２１】
このように、プリチャージ用のポインタ回路を読み出し用のポインタ回路とは独立して設けることで、読み出しカラムポインタの構成が基本的に単純な繰り返し構造となる。すなわち、プリチャージアドレスを読み出しアドレスと同一のアドレスポインタで構成すると、カラムポインタの制御方法が単純な繰り返し構造とならないが、独立させることで単純な繰り返し構造にすることができる。
【００２２】
なお、ライトカラムポインタ２２、２８における最終アドレスに信号をタイミング回路１８、２４に供給することで、次のロウにおけるアクセスに移ることができる。
【００２３】
図３に、本ラインメモリのパターン構成の概要を示す。ここでは、カラム方向が１２ビット、ロウ方向も１２ビットの例を表す。このように、ラインメモリをワード数に依存するか否かを考慮してリーフセルに分割して構成している。そして、図において←で示したリーフセルは、左側のものと同一の構成でよく、また↑で示したリーフセルは上側のものと同一の構成でよい。従って、設計を容易なものにすることができる。
【００２４】
特に、カラムポインタについては、レフトカラムポインタ２０、２６の最初の２ビットは、アクセス開始のための出力を行わなければならないため、他のリーフセルと構成が異なるが、その他は同一の構成となる。また、ライトカラムポインタ２２、２８については最初の２ビット及び最終２ビットについては信号を出力するため、構成が異なるが他は同一構成になる。
【００２５】
このように、本実施形態によれば、ワード長に依存するメモリセル、ポインタの部分を繰り返し構造とした。従って、ワード長によらない部分及びワード長による部分の繰り返し単位となるリーフセルをライブラリにもっておくことで、ワード長可変のラインメモリを設計することができる。従って、メモリジェネレータのようなＣＡＤによる自動設計化が容易となる。なお、図示のように、ロウアドレスのポインタ及びメモリについても繰り返し構造となっている。
【００２６】
また、本実施形態では、ファーストメモリ１０を３バイトとした。このファーストメモリは２〜４バイト程度が適当であり、従来の１０バイト程度と比べ小さくしている。これによって、ラインメモリの小型化を図ることができる。
【００２７】
さらに、読み出しクロックＲＣＫの１クロックで、１ワードの読み出しを行うため、出力バッファ３２において、１クロック格納することで、そのまま読み出しデータを出力することができる。従って、ラッチ回路などを省略することができる。なお、ファーストメモリ１０は、データ出力バッファ３２の一部として形成している。
【００２８】
本実施形態によれば、上述の繰り返し構成とならないリーフセル及び繰り返し構成となるリーフセルのパターンをライブラリに記憶しておく。そして、ラインメモリの設計の際には、これらライブラリに記憶されているパターンを読み出して設計する。特に、ワード長に依存する部分については、記憶されているパターンの繰り返しで対処する。これによって、メモリジェネレータなどのＣＡＤによる自動設計によりラインメモリの設計が行える。すなわち、ワード長に応じて変化するロウポインタ１６、レフトメモリ１２、ライトメモリ１４、カラムポインタ２０、２２、２６、２８を繰り返し構造とする。これによって、ワード長に依存しない部分と、ワード長に依存する部分の繰り返し単位をライブラリに記憶しておくことで、ＣＡＤ等を利用した自動設計が可能になる。
【００２９】
【発明の効果】
以上説明したように、本発明によれば、ラインメモリをリーフセルに分割し、ワード長に依存する部分を繰り返し構造としたため、メモリジェネレータなどのＣＡＤによる自動設計を利用できる。特に、リードの際のプリチャージのカラムアドレスをアクセスアドレスと独立して発生するため、読み出しアドレス発生の回路を単純な繰り返し構造にできる。
【図面の簡単な説明】
【図１】実施形態に係るラインメモリの機能ブロック図である。
【図２】書き込み、読み出し動作を示すタイミングチャートである。
【図３】パターンの構成を示す図である。
【符号の説明】
１０ファーストメモリ、１２レフトメモリ、１４ライトメモリ、１６ロウポインタ、１８書き込みタイミング回路、２０，２２書き込みカラムポインタ、２４読み出しタイミング回路、２６，２８読み出しカラムポインタ。

Claims

ワード長可変のラインメモリの設計方法であって、
ラインメモリをワード長に依存する部分と依存しない部分に分けるとともに、全体を複数の細かなリーフセルに分割し、
ワード長に依存する部分について、同一構成のリーフセルの繰り返し構造を利用し、
ワード長に依存する部分についてのその繰り返し単位のリーフセルのパターンと、ワード長に依存しない部分のリーフセルのパターンをライブラリに記憶し、
このライブラリから記憶されているパターンを読み出し、読み出されたパターンに基づいて構成が異なるリーフセルについてそれぞれ回路設計を行い、
設計された複数のリーフセルを割り付けて、リーフセルのアレイ構造によりラインメモリ全体の設計を行うとともに、
上記ラインメモリのカラム方向における読み出しアドレス発生手段と、プリチャージアドレス発生手段とを別々に設け、
ラインメモリの読み出しアドレスの指定の構成を繰り返し構造とすることを特徴とするワード長可変のラインメモリの設計方法。