KR100228481B1 - 메모리 뱅크 확장장치 - Google Patents
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Abstract
가. 청구범위에 기재된 발명이 속한 기술분야
디램을 이용한 메모리 장치에 관한 것이다.
나. 발명이 해결하려고 하는 기술적 과제
설계시 메모리 뱅크의 수를 확장할 수 있는 메모리 뱅크 확장장치를 제공함에 있다.
다. 발명의 해결방법의 요지
메모리장치에서 라스바 신호와 카스바 신호를 받는 디램 메모리 뱅크 확장장치에 있어서, 상기 카스바 신호와 라스바 신호의 선 발생 여부를 판단하여 카스바 신호가 선 발생하면 리프레쉬 모드 제어신호를 출력하고 라스바 신호가 선 발생 하면 리드(라이트) 모드 제어신호를 출력하는 제어부와, 상기 디램 메모리 제어시스템의 데이터버스에 연결되고, 어드레스 신호를 출력하는 어드레스 디코더와, 상기 어드레스 신호와 상기 라스바 신호를 받고 상기 제어부에서 출력된 상기 제어신호에 의해 제어되고 다수의 멀티플렉서들을 구비하는 멀티플렉서부로 이루어짐을 특징으로 한다.
라. 발명의 중요한 용도
메모리 뱅크를 설계하는데 이용한다.
Description
본 발명은 디램(Dynamic Read Access Memory:DRAM) 메모리 장치에서 메모리 뱅크를 제어하는 제어장치에 관한 것으로, 특히 설계시 뱅크의 수를 플렉서블하게 확장하여 설계할 수 있는 확장장치에 관한 것이다.
일반적으로 디램 메모리는 데이터를 유지하기 위해 주기적으로 리프레쉬 신호를 입력받는다. 또한 데이터를 읽고 쓰기위한 영역을 지정해 주어야 한다. 그러므로 디램(DRAM) 메모리를 사용할 경우 설계자는 데이터를 유지하기 위해 주기적으로 리프레쉬 신호를 입력하여야 하고 데이터를 읽고 쓰기위한 메모리 영역을 지정하기 위해 별도로 디램 컨트롤러를 사용한다.
상기의 디램 컨트롤러들은 설계시 메모리 뱅크의 크기와 수가 고정되는 문제점이 있다.
따라서 본 발명의 목적은 상용제어장치에 의해 고정된 메모리 뱅크의 크기와 수를 설계시에 융통성 있게 크기와 수를 확장하는 장치를 제공함에 있다.
제 1도는 본 발명에 따른 메모리 뱅크 확장장치의 구성도.
제 2a도는 리드(라이트) 모드시 파형도.
제 2b도는 리프레쉬 모드시 파형도.
제 2c도는 확장장치를 초기화하는 리셋신호의 파형도.
10 : 제어부 20 : 판단부
30 : 리셋부 40 : 어드레스 디코더
50 : 멀티플렉서부
이하 첨부 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.
도 1은 본 발명의 메모리 뱅크 확장장치의 구성도로서, 상기 확장장치는 디램컨트롤러의 외부에 구성한다. 디램 컨트롤러로부터 출력된 카스바(Column Address Strobe Bar:/CAS) 신호와 리셋 신호(/RESET)는 제어부(10)에 연결된다. 상기 제어부(10)는 라스바(Row Address Strobe Bar:/RAS)신호와 카스바 신호의 선 발생을 판단하여 리프레쉬 모드인지 리드(라이트) 모드인지를 판단하고 제어신호를 출력한다. 디램 컨트롤러의 어드레스 버스 라인과 연결된 어드레스 디코더(40)는 어드레스 신호를 출력한다. 어드레스 디코더(40)로부터 출력된 어드레스 신호와 라스바 신호를 입력받는 멀티플렉서부(50)는 제어부(10)의 상기 제어신호를 받아 메모리의 뱅크(500)~뱅크(50n)에 일대일로 대응하여 엑스라스바(X Row Address Strobe Bar: 이하 "/XRAS"라 한다) 신호를 /XRAS0~/XRASn까지 출력한다. 상기 제어부(10)는 카스바 신호와 라스바 신호를 입력받는 판단부(20)와 상기 판단부를 초기화하는 리셋부(30)로 이루어진다. 판단부(20)는 라스바 신호와 카스바 신호의 선 발생을 조사하고 리프레쉬 모드인지 리드(라이트) 모드인지를 판단하고 제어신호를 출력한다. 즉, 도 2a는 리드(라이트) 모드시의 파형도로서, t1에서 라스바 신호가 먼저 액티브 됐기 때문에 제 1디플립플롭(21)에서 출력은 로우(Low) 상태로 되고 메모리 뱅크의 정보를 리드(라이트)한다. 또한 도 2b는 카스 비포어 라스 리프레쉬 모드의 파형도로서, t2에서 카스바 신호가 먼저 액티브 됐으므로 제 1디플립플롭의 출력(Q)은 하이(High)로 되고, 메모리의 뱅크500~뱅크50n까지 리프레쉬한다. 판단부(20)는 카스바 신호를 반전시켜 출력하는 인버터(Inverter)와, 상기 카스바의 반전된 신호를 클럭으로 입력받고 라스바 신호를 입력단자(D)로 받아 출력단자(Q)에서 상기 제어신호를 출력하는 제 1디플립플롭(21)으로 이루어진다. 즉, 제 1디플립플롭의 출력을 동기시키기 위해 인버터(22)는 카스바 신호를 반전시켜 제 1디플립플롭의 클럭단자에 동기신호(클럭펄스)를 제공한다. 또한 제 1디플립플롭(21)은 라스바 신호를 입력단자(D)로 입력받고 상기 동기신호에 동기되어 출력단자(Q)를 통해 제어신호를 출력한다. 리셋부(30)는 리셋바 신호와 상기 제어신호를 피드백(Feedback)하여 입력받고 판단부(20)를 초기화한다. 상기 리셋부(30)는 리셋바 신호와 상기 제 1디플립플롭(21)의 출력단자(Q)에서 피드백된 제어신호를 논리곱하여 출력하는 앤드(AND) 게이트와, 상기 논리곱한 출력신호를 프리셋(Preset) 단자로 받고 라스바 신호를 클럭으로 받으며, 또한 입력단자(D)가 접지된 제 2디플립플롭으로 이루어진다. 상기 리셋부(30)는 파워온(Power on)시 도 2c와 같은 리셋바 신호와 피드백된 제어신호를 논리곱하여 로우(Low)의 신호를 출력한다. 상기의 로우(Low) 신호는 제 2디플립플롭(31)의 프리셋 단자(PR)로 입력되어 제 2디플립플롭(31)의 출력단자(Q)를 클럭과 입력에 상관없이 하이(High) 상태로 만든다. 또한 하이(High) 상태의 신호는 제 1디플립플롭(21)의 클리어 단자(CLR)로 입력되어 제 1디플립플롭(21)의 출력(Q)을 로우(Low)로 디폴트(Default)시킨다. 그러므로 초기 멀티플렉서부(50)은 "0" 포트로 스위칭된다. 리셋부(30)는 도 2c의 t3에서와 같이 리셋신호가 액티브될 때에만 초기화된다. 평상시에는 제 2디플립플립(31)의 입력단자(D)가 접지 되어 있기 때문에 제 1플립플롭(21)은 영향을 받지 않는다. 멀티플렉서부(50)는 1부터 n까지의 다수의 MUX로 이루어진다. 멀티플렉서부(50)은 상기 어드레스 디코더(40)로부터 어드레스 신호와 라스바 신호를 입력받고 상기 판단부(20)에서 출력된 제어신호에 의해 제어된다. 즉, 상기 제 1디플립플롭(21)의 출력단자(Q)로부터 출력된 제어신호는 셀렉터 단자로 입력되므로 멀티플렉서부(50)의 포트를 선택한다. 따라서 멀티플렉서부(50)의 MUX0~MUXn는 /XRAS0~/XRASn를 통해 /XRAS 신호를 출력한다.
예로서, 4개의 뱅크를 갖는 메모리 구조를 설계할 때 상위 어드레스 2개(An+1,An)를 디코딩하면 메모리는 4개의 영역으로 나눌수 있다. 각각의 디코딩 출력은 이하 표 1에 나타냈으며, 상위 어드레스가 (1,1) 영역이 선택되여지면 디코더의 출력 "3"이 로우(Low)된다. 이때, 다른 디코더의 출력은 하이(High) 상태를 유지한다. 상기의 출력 "3"은 MUX3으로 입력되고, 다른 포트는 하이(High) 상태로 입력된다. 따라서 라스바가 카스바 신호보다 먼저 로우(Low)가 되면 즉, 디램(DRAM)의 리드(라이트) 동작이면 제 1디플립플롭(21)의 출력(Q)은 4개의 MUX를 "0"포트로 스위칭한다. 이때, 로우(Low)인 상기 디코더 출력 "3"은 마치 라스바 신호와 같이 MUX3을 통하여 /XRAS3의 신호가 발생하게 된다. 상기의 다른 /XRAS 신호는 하이(High) 상태가 된다. 따라서, (1,1) 영역의 디램(DRAM)만 억세스되게 된다. 또한 리프레쉬 모드에서는 제 1디플립플롭(21)의 출력이 "1" 이므로 MUX0~MUXn는 "1"포트로 스위칭된다. 디코딩과 무관하게 라스바 신호는 /XRAS0~/XRASn로 출력되어 모든 디램(DRAM)에 입력된다. 따라서, 각 뱅크의 용량은 하위 어드레스 사이즈 Ax-1~A0 만큼 되며, 뱅크의 수는 디코딩되는 상위 어드레스의 수에 의해 결정된다. 즉, 3개의 어드레스를 디코딩하면 8개의 뱅크를 갖는 구조를 얻을 수 있다.
[표 1]
| Xn+1 | Xn | 디코딩 |
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 2 |
| 1 | 1 | 3 |
상기한 바와 같이 본 발명은 디램 컨트롤러에서 고정된 메모리 뱅크를 확장할 수 있으므로 설계시 메모리 뱅크의 크기와 수를 융통성 있게 확장하여 설계할 수 있는 이점이 있다. 또한 적은 수의 구성소자로서 구성할 수 있기 때문에 비용이 감소되는 이점이 있다.
Claims (5)
- 메모리장치에서 라스바 신호와 카스바 신호를 받는 디램 메모리 뱅크 확장장치에 있어서,상기 카스바 신호와 라스바 신호의 선 발생 여부를 판단하여 카스바 신호가 선 발생하면 리프레쉬 모드 제어신호를 출력하고 라스바 신호가 선 발생 하면 리드(라이트) 모드 제어신호를 출력하는 제어부와,상기 디램 메모리 제어시스템의 데이터버스에 연결되고, 어드레스 신호를 출력하는 어드레스 디코더와,상기 어드레스 신호와 상기 라스바 신호를 받고 상기 제어부에서 출력된 상기 제어신호에 의해 제어되고 다수의 멀티플렉서들을 구비하는 멀티플렉서부로 이루어짐을 특징으로 하는 확장장치.
- 제 1항에 있어서,상기 제어부는 카스바 신호와 라스바 신호를 입력받고 상기 카스바 신호와 라스바 신호의 선 발생 여부를 판단하고 멀티플렉서부를 제어하는 판단부와,상기 판단부를 초기화하는 리셋부로 이루어짐을 특징으로 하는 확장장치.
- 제 2항에 있어서,멀티플렉서부는 상기 어드레스 디코더의 어드레스 신호를 입력받고 판단부의 제어신호에 의해 제어되고 메모리 선택신호 엑스라스바 신호를 출력하는 다수의 멀티플렉서들로 이루짐을 특징으로 하는 확장장치.
- 제 2항에 있어서,상기 카스바 신호를 반전 시켜 제 1디플립플롭의 클럭으로 입력하는 인버터와,상기 반전된 신호에 의해 동작되고, 상기 라스바 신호를 입력받아 출력하는 제 1디플립플롭으로 이루어짐을 특징으로 하는 확장장치.
- 제 4항에 있어서,상기 리셋부는 리셋 신호와 상기 판단부에서 출력된 상기 제어신호를 피드백하여 논리곱하고 앤드신호를 출력하는 앤드 게이트와,상기 앤드신호를 입력받아 제 2디플립플롭의 클럭과 입력에 상관없이 출력을 "하이" 상태로 상기 제 1디플립플롭의 클리어 단자로 입력시키는 제 2디플립플롭으로 이루어짐을 특징으로 하는 확장장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970012641A KR100228481B1 (ko) | 1997-04-07 | 1997-04-07 | 메모리 뱅크 확장장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970012641A KR100228481B1 (ko) | 1997-04-07 | 1997-04-07 | 메모리 뱅크 확장장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980076097A KR19980076097A (ko) | 1998-11-16 |
| KR100228481B1 true KR100228481B1 (ko) | 1999-11-01 |
Family
ID=19502055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970012641A KR100228481B1 (ko) | 1997-04-07 | 1997-04-07 | 메모리 뱅크 확장장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100228481B1 (ko) |
-
1997
- 1997-04-07 KR KR1019970012641A patent/KR100228481B1/ko not_active IP Right Cessation
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|---|---|
| KR19980076097A (ko) | 1998-11-16 |
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