KR100532369B1 - 멀티 뱅크 제어장치 및 멀티 뱅크 제어장치를 구비한 메모리 모듈 - Google Patents

멀티 뱅크 제어장치 및 멀티 뱅크 제어장치를 구비한 메모리 모듈 Download PDF

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Abstract

멀티 뱅크 제어 장치 및 멀티 뱅크 제어 장치를 구비한 메모리 모듈이 개시된다. 이 멀티 뱅크 제어 장치를 구비한 메모리 모듈은, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 상위 어드레스를 입력으로 하는 메모리 모듈에 있어서, 복수 개의 메모리 뱅크들로 이루어진 상위 뱅크들, 복수 개의 메모리 뱅크들로 이루어진 하위 뱅크들, 및 로우 어드레스 스트로브 신호, 상위 어드레스 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 상위 뱅크들 또는 하위 뱅크들을 활성화시키는 멀티 뱅크 제어 장치를 구비한다.

Description

멀티 뱅크 제어 장치 및 멀티 뱅크 제어 장치를 구비한 메모리 모듈{Multi bank control device & memory module having multi bank control device}
본 발명은 메모리 모듈에 관한 것으로서, 특히 싱글 뱅크(single bank)를 지원하는 메모리 시스템에서 멀티 뱅크 모듈을 사용하여 저비용으로 메모리를 2배로 확장하는 멀티 뱅크 제어 장치 및 멀티 뱅크 제어 장치를 구비한 메모리 모듈에 관한 것이다.
일반적으로 DRAM 메모리 집적도(density)는 4배씩 증가하는데, 이것은 로우(row)와 칼럼(column) 어드레스 핀을 공유하여 어드레스를 멀티플렉싱 (multiplexing)하기 때문에, 어드레스 하나가 증가하면 로우와 칼럼 어드레스가 각각 하나씩 증가하여 메모리 집적도가 4배씩 증가하게 된다. 따라서, 메모리 운영 을 담당하는 제어용 칩셋(chipset) 또는 컨트롤러를 설계하는 설계자들은 가장 일반적인 메모리 집적도를 기준으로 메모리 제어 칩셋을 설계하며, 일반적으로 제어용 칩셋 또는 컨트롤러들이 4배씩 증가하는 메모리 집적도를 고려하여 어드레스 구성이 되어있어 고집적도의 메모리를 사용하는데는 큰 문제가 없다. 그러나, 칩셋에 따라서 지원하는 메모리 모듈 뱅크 제어는 제한을 갖는다. 이는 칩셋이 지원하는 로우 어드레스 스트로브(
Figure pat00002
) 핀의 갯수와 메모리 모듈 슬롯(SLOT)수에 따라 그 시스템에 맞게 모듈이 결정된다.
즉, 메모리 모듈 구성시 싱글 뱅크로 구성을 할 것인지, 더블 뱅크(double bank)로 구성할 것인지, 또는 그 이상의 멀티 뱅크(multi bank)로 구성을 할 것인지는 시스템의 제어용 칩셋 또는 컨트롤러에 의해 결정된다. 만약, 싱글 뱅크를 지원하는 칩셋을 사용하는 시스템에서 2배의 메모리 집적도로 확장할 필요성이 있을 경우에 메모리 확장 모듈 슬롯은 이미 고정되어 있는 상황 즉, 메모리 시스템 설계가 이미 완료되어 있는 상황에서 중간 집적도의 메모리가 제공된다면 가능하겠지만 보편적으로 DRAM의 경우에 집적도가 2배 증가한 중간 집적도의 메모리는 널리 존재하지 않는다. 이런 경우 메모리의 집적도가 4배 증가한 메모리를 사용할 수 밖에 없으며 4배 집적도를 갖는 메모리의 가격은 4배보다 더 비싸다. 만약, 가격이 같다고 하더라도 불필요한 2배의 메모리에 해당하는 비용이 과외로 추가 지출이 되어 제조 원가에 막대한 영향을 미치므로 시스템 설계자로서는 부담이 아닐 수 없다. 또한, 중간 집적도의 메모리가 존재한다 하더라도 2배의 메모리 집적도의 확장을 위한 비용이 2배를 훨씬 넘는다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 저비용으로 메모리 집적도를 2배로 확장할 수 있는 멀티 뱅크 제어 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 멀티 뱅크 제어 장치를 구비한 메모리 모듈을 제공하는데 있다.
상기 과제를 이루기 위해, 본 발명에 따른 멀티 뱅크 제어 장치는, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 상위 어드레스 신호를 입력으로 하며 출력단에 하나 이상의 상위 뱅크와 하위 뱅크가 연결된 멀티 뱅크 제어 장치에 있어서, 로우 어드레스 스트로브 신호를 반전하는 제1인버터, 상위 어드레스 신호와 칼럼 어드레스 스트로브 신호를 반전 논리곱하는 제1반전 논리곱 수단, 상위 어드레스 신호를 반전하는 제2인버터, 제2인버터의 출력과 칼럼 어드레스 스트로브 신호를 반전 논리곱하는 제2반전 논리곱 수단, 제1인버터의 출력과 제1반전 논리곱 수단의 출력을 반전 논리곱하여 제1노드 입력으로서 출력하는 제3반전 논리곱 수단, 제1인버터의 출력과 제2반전 논리곱 수단의 출력을 반전 논리곱하여 제2노드 입력으로서 출력하는 제4반전 논리곱 수단, 제1인버터의 출력의 위상을 반전시키고, 소정 시간 만큼 지연된 신호를 래치 인에이블 신호로서 출력하는 지연 수단, 및 래치 인에이블 신호에 응답하여 제1노드 입력 또는 제2노드 입력을 래치하여 상기 상위 뱅크와 상기 하위 뱅크를 활성화시키는 래치 부를 제공한다.
상기 다른 과제를 이루기 위해, 본 발명에 따른 멀티 뱅크 제어 장치를 구비한 메모리 모듈은, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 상위 어드레스 신호를 입력으로 하는 메모리 모듈에 있어서, 복수 개의 메모리 뱅크들로 이루어진 상위 뱅크들, 복수 개의 메모리 뱅크들로 이루어진 하위 뱅크들, 및 로우 어드레스 스트로브 신호, 상위 어드레스 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 상위 뱅크들 또는 하위 뱅크들을 활성화시키는 멀티 뱅크 제어 장치를 제공한다.
상기 본 발명의 멀티 뱅크 제어 장치에 의하여 저비용으로 메모리 집적도가 2배로 확장될 수 있다.
이하, 본 발명에 따른 멀티 뱅크 제어 장치 및 멀티 뱅크 제어 장치를 구비한 메모리 모듈에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 1은 본 발명에 따른 멀티 뱅크 제어 장치를 구비한 메모리 모듈을 설명하기 위한 블럭도이다.
도 1을 참조하면, 본 발명의 메모리 모듈은 복수 개의 하위 뱅크들(102), 복수 개의 상위 뱅크들(104) 및 멀티 뱅크 제어 장치(120)를 구비한다. 상기 멀티 뱅크 제어 장치(120)는 메모리 제어용 칩 또는 컨트롤러(미도시)로부터 로우 어드레스 스트로브 신호(
Figure pat00003
), 칼럼 어드레스 스트로브 신호(
Figure pat00004
) 및 어드레스 신호(A13)를 입력받는다.
종래의 싱글 뱅크 모듈에 도 1에 도시된 바와 같이, 간단한 게이트로 구성된 로직을 멀티 뱅크 제어 장치(120)로서 부가하여 제어용 칩 또는 컨트롤러(미도시) 로부터 로우(row)와 칼럼(column)의 어드레스 선택 신호인 로우 어드레스 스트로브 신호(
Figure pat00005
), 칼럼 어드레스 스트로브 신호(
Figure pat00006
) 및 어드레스 신호(A13)를 본 발명의 메모리 모듈(10)로 입력한다. 즉, 제어용 칩 또는 컨트롤러의 로우 어드레스 스트로브 신호(
Figure pat00007
) 입력 단자를 메모리 모듈(10)의
Figure pat00008
단자(151)와 연결하고, 칼럼 어드레스 스트로브 신호(
Figure pat00009
) 입력 단자를 메모리 모듈(10)의
Figure pat00010
단자(153)로 연결한다. 또한, 메모리 제어를 위한 최상위 어드레스보다 더 상위 어드레스인 어드레스 신호(A13)를 메모리 모듈(10)에서 사용하지 않는 여분의 NC(No Connection) 단자(155)에 연결하고 뱅크 어드레스처럼 이용하여 향후의 256Mbit의 집적도를 갖는 DRAM으로 변환할 때의 양립성을 고려한다. 즉, 제어용 칩 또는 컨트롤러의 로우 어드레스 스트로브 신호(
Figure pat00011
), 어드레스 신호(A13), 칼럼 어드레스 스트로브 신호(
Figure pat00012
)들을 도 1에 도시된 본 발명의 멀티 뱅크 제어 장치(120)의 입력으로 사용한다. 상기 신호들(
Figure pat00013
, A13,
Figure pat00014
)을 조합함으로써 출력 신호 즉, 상위 뱅크들을 선택하는 로우 어드레스 스트로브 신호(
Figure pat00015
_UB) (102)와 하위 뱅크들을 선택하는 로우 어드레스 스트로브 신호(
Figure pat00016
_LB)(100)에 의해 복수 개의 더블 뱅크들로 이루어진 메모리 모듈(10)의 뱅크들(102 및 104)을 선택적으로 동작시킨다.
도 2는 도 1에 도시된 멀티 뱅크 제어 장치(120)를 설명하기 위한 바람직한 일실시예의 회로도이다.
도 2를 참조하면, 상기 멀티 뱅크 제어 장치(120)는 제1인버터(202), 제2인버터(204), 제1낸드 게이트(210), 제2낸드 게이트(220), 제3낸드 게이트 (240), 제4낸드 게이트(260), 지연부(280) 및 래치부(300)를 구비한다. 상기 지연부(280)는 복수 개의 인버터들로 이루어진다.
상기 제1인버터(202)는 제어용 칩 또는 컨트롤러(미도시)로부터 입력되는 로우 어드레스 스트로브 신호(
Figure pat00017
)를 반전한다. 제2인버터(204)는 뱅크 어드레스 처럼 이용되는 어드레스 신호(A13)를 반전하며, 제1낸드 게이트(210)는 어드레스 신호(A13)와 칼럼 어드레스 스트로브 신호(
Figure pat00018
)를 반전 논리곱하고, 제2낸드 게이트(220)는 칼럼 어드레스 스트로브 신호(
Figure pat00019
)와 제2인버터(204)의 출력을 반전 논리곱한다. 또한, 제3낸드 게이트(240)는 제1인버터(202)의 출력과 제1낸드 게이트(210)의 출력을 반전 논리곱하고, 제4낸드 게이트(260)는 제1인버터(202)의 출력과 제2낸드 게이트 (220)의 출력을 반전 논리곱한다. 상기 지연부(280)는 제1인버터(202)의 출력의 위상을 반전시키고 소정 시간 만큼 지연시켜 래치부(300)의 래치 인에이블(LE) 신호로서 출력한다. 여기에서, 제3낸드 게이트(240)와 제4낸드 게이트(260)의 출력을 각각 제1노드(N1)와 제2노드(N2)의 신호라고 할 때, 상기 래치부(30)는 각각 제1노드(N1) 및 제2노드(N2)의 신호를 입력하고 래치 인에이블 신호(LE)에 응답하여 래치한다. 래치된 출력은 각각
Figure pat00020
_UB와
Figure pat00021
_LB의 상태를 결정한다. 즉, 어드레스 신호(A13)의 상태에 따라 제1노드(N1) 및 제2노드(N2)의 전압 레벨이 결정되고, 지연부(280)에서 소정 시간 지연된 후에 제1노드(N1), 제2노드(N2)의 전압 레벨을 래치한다. 또한, 상기 지연부(280)는 로우 어드레스 스트로브 신호(
Figure pat00022
), 어드레스 신호(A13), 칼럼 어드레스 신호(
Figure pat00023
)의 조합에 의한 뱅크 선택 정보를 갖는 제1노드(N1), 제2노드(N2)의 신호 레벨이 래치부(30)에 충분히 전달되고 난 후에 제1노드(N1), 제2노드(N2)의 뱅크 선택 정보를 래치할 수 있도록 충분한 시간을 보장한다.
도 3은 도 2에 도시된 래치부(300)의 바람직한 일실시예의 상세한 회로도 로서, 제1래치(320)와 제2래치(340)로 이루어진다.
상기 제1래치(320)는 제1노드(N1)의 신호를 반전하는 제3인버터(302), 제1노드(N1)의 신호와 래치 인에이블 신호(LE)를 반전 논리곱하는 제5낸드 게이트(304), 래치 인에이블 신호(LE)와 제3인버터(302)의 출력을 반전 논리곱하는 제6낸드 게이트(306), 제5낸드 게이트(304)의 출력과 제8낸드 게이트(310)의 출력을 반전 논리곱하는 제7낸드 게이트(308), 제7낸드 게이트(308)의 출력과 제6낸드 게이트(306)의 출력을 반전 논리곱하는 제8낸드 게이트(310)로 구성된다.
상기 제2래치(340)는 제2노드(N2)의 신호를 반전하는 제4인버터(342), 제4인버터(342)의 출력과 래치 인에이블 신호(LE)를 반전 논리곱하는 제9낸드 게이트(344), 래치 인에이블 신호와 제2노드(N2)의 신호를 반전 논리곱하는 제10낸드 게이트(346), 제9낸드 게이트(344)의 출력과 제12낸드 게이트(350)의 출력을 반전 논리곱하는 제11낸드 게이트(348), 제11낸드 게이트(348)의 출력과 제10낸드 게이트(346)의 출력을 반전 논리곱하는 제12낸드 게이트(350)로 구성된다.
도 4는 본 발명에 따른 메모리 모듈(10)의 멀티 뱅크 제어 장치(120)의 입력과 출력 신호들을 나타내는 타이밍도이다.
도 2, 도 3 및 도 4를 이용하여 본 발명에 따른 멀티 뱅크 제어 장치(120)의 의 동작을 상세히 설명한다.
도 2에 도시된 멀티-뱅크 제어 장치(120)는 로우 어드레스 신호(
Figure pat00024
)가 하이(high) 레벨이 되면, 어드레스 신호(A13)와 칼럼 어드레스 스트로브 신호(
Figure pat00025
)의 상태에 관계없이 제1노드(N1)와 제2노드(N2)의 전압 레벨은 하이가 된다. 또한, 래치 인에이블 신호(LE)가 하이가 되면, 래치부(300)는 제1노드(N1) 및 제2노드(N2)의 전압 레벨을 래치하여 상위 뱅크를 선택하는 로우 어드레스 스트로브 신호(
Figure pat00026
_UB) 및 하위 뱅크를 선택하는 로우 어드레스 스트로브 신호(
Figure pat00027
_LB)의 레벨을 하이로 만들고, 각 상위 및 하위 뱅크는 프리차아지 (precharge) 상태를 유지하여 대기 상태에 있게 된다.
한편, 로우 어드레스 스트로브 신호(
Figure pat00028
)가 로우(low) 레벨로 액티브 (active)되면, 지연부(280)의 인버터들 수에 상응하는 소정 시간 만큼의 지연 후 제1노드(N1), 제2노드(N2)의 전압 레벨을 래치하고, 이들은
Figure pat00029
_UB와
Figure pat00030
_LB의 상태를 결정한다. 즉, 뱅크 선택 정보를 나타내는 신호인 제1노드(N1) 및 제2노드(N2)의 신호는 로우 어드레스 스트로브 신호(
Figure pat00031
)와 칼럼 어드레스 스트로브 신호(
Figure pat00032
)만으로는 그 상태가 결정되지 않고, 어드레스 신호(A13)에 의해 결정되어 질 수 있다. 만약, 로우 어드레스 스트로브 신호(
Figure pat00033
)가 로우이고, 어드레스 신호(A13)가 로우로 액티브될 때, 칼럼 어드레스 스트로브 신호(
Figure pat00034
)가 하이이면, 제1노드(N1)의 전압 레벨은 로우가 되고, 래치 인에이블 신호(LE)가 로우일 때 래치부(300)에서 래치되어 출력 단자(
Figure pat00035
_UB)의 상태가 로우 레벨이 되며, 상위 뱅크들(104)은 활성화된다. 이때 모든 상위 뱅크들(104)은 함께 동작한다. 마찬가지로, 어드레스 신호(A13)가 하이로 인액티브(inactive)될 때, 칼럼 어드레스 스트로브 신호(
Figure pat00036
)가 하이이면, 제1노드(N1)의 전압 레벨이 하이가 되고, 제2노드(N2)의 전압 레벨은 로우가 되어 래치 인에이블 신호(LE)가 로우일 때 래치부(300)에서 래치되며, 출력 단자(
Figure pat00037
_LB)가 로우 레벨이 되어 하위 뱅크들(102)을 활성화시킨다. 즉, 로우 어드레스 스트로브 신호(
Figure pat00038
)가 로우이고, 칼럼 어드레스 스트로브 신호(
Figure pat00039
)가 하이일 때는 메모리 모듈이 읽기/쓰기 동작을 수행하는 사이클로서, 뱅크 어드레스처럼 이용되는 어드레스 신호(A13)에 따라 상위 뱅크들(104) 또는 하위 뱅크들(102)을 선택하여 동작하게 하는데, 어드레스 신호(A13)가 하이이면, 하위 뱅크들(102)을 선택하고, 어드레스 신호(A13)가 로우이면 상위 뱅크들(104)을 선택하여 읽기/쓰기 사이클을 수행하게 한다. 여기에서 지연부(280)는 로우 어드레스 스트로브 신호(
Figure pat00040
), 어드레스 신호(A13), 칼럼 어드레스 스트로브 신호(
Figure pat00041
)의 조합에 의한 뱅크 선택 정보를 갖는 노드들(N1, N2)의 신호 레벨이 래치부(300)에 충분히 전달되고 난 후에 래치부(300)가 동작하도록 시간을 지연시키는 역할을 한다.
로우 어드레스 스트로브 신호(
Figure pat00042
)가 로우가 되었을 때 어드레스 신호(A13)에 의해 결정된
Figure pat00043
_UB 및
Figure pat00044
_LB의 상태는 로우 어드레스 스트로브 신호(
Figure pat00045
)가 하이가 될 때까지는 그 상태가 변화되지 않으며, 로우 어드레스 스트로브 신호(
Figure pat00046
)가 하이가 되면서
Figure pat00047
_UB 및
Figure pat00048
_LB의 상태를 하이로 변화시켜 프리차아지 상태로 만든다.
여기에서, 도 1의 칼럼 어드레스 스트로브 신호(
Figure pat00049
)는 CBR 리프레쉬(CAS BEFORE RAS refresh) 사이클을 위한 것이며, 도 4에 도시된 바와 같이, 칼럼 어드레스 스트로브 신호(
Figure pat00050
)가 먼저 로우 상태로 천이된 후에 로우 어드레스 스트로브 신호(
Figure pat00051
)가 로우로 천이되면,
Figure pat00052
_UB 및
Figure pat00053
_LB의 상태는 모두 로우로 활성화되고 CBR 리프레쉬 사이클이 수행된다. 즉, 칼럼 어드레스 스트로브 신호(
Figure pat00054
)가 먼저 로우 레벨로 액티브된 상태에서 로우 어드레스 스트로브 신호(
Figure pat00055
)를 로우로 액티브시킴으로써 CBR 리프레쉬 사이클이 수행되도록 하는 것이다. CBR 리프레쉬 사이클이 완료되어 로우 어드레스 스트로브 신호(
Figure pat00056
)가 하이 상태가 되면,
Figure pat00057
_UB 및
Figure pat00058
_LB의 상태는 프리차아지 상태가 된다.
본 발명에 따른 각 신호들에 대한 래치부(300)의 출력의 진리표는 다음의 표1에 나타난 것과 같다.
Figure pat00059
A13
Figure pat00060
Figure pat00061
_UB
Figure pat00062
_LB		 상태
L L H L H H L H H L 읽기/쓰기 사이클
H x x H H 프리차아지 상태
L x L L L CBR 리프레쉬 사이클
상술한 바와 같이, 일반적인 읽기/쓰기 사이클은 로우 어드레스 스트로브 신호(
Figure pat00063
)가 로우가 될 때 어드레스 신호(A13)에 따라서
Figure pat00064
_UB 또는
Figure pat00065
_LB 가 활성화된다. 또한, 로우 어드레스 스트로브 신호(
Figure pat00066
)가 하이 상태이면,
Figure pat00067
_UB 와
Figure pat00068
_LB 는 프리차아지 상태가 된다.
상기와 같은 방식으로 더블 뱅크 모듈을 이용하여 싱글 뱅크 시스템에서 저비용으로 메모리를 2배로 확장시킬 수 있다. 또한, 본 발명에 따른 멀티 뱅크 제어 장치는 더블 뱅크 모듈 또는 멀티 뱅크 모듈이 여러 개 쌓인 구조를 갖는 스택 모듈(STACKED MODULE)에도 적용할 수 있으며, 모듈 자체의 높이에 상관없이 메모리 모듈 자체만을 바꿈으로써 2배로 확장할 수 있다.
본 발명에 따르면, 현재 시스템에서 지원 가능한 메모리 뱅크보다 더 많은 뱅크의 모듈을 이용하여 메모리 집적도의 2배 확장을 저비용으로 실행하는 것을 가능하게 한다. 즉, 가장 일반적인 집적도의 메모리로 구성된 멀티 뱅크 모듈을 적은 수의 뱅크를 지원하는 시스템에서 적은 뱅크 모듈인 것처럼 동작이 가능하게 하여 추가 비용없이 메모리 집적도의 확장을 가능하게 해줄 뿐 아니라, 중간 집적도 메모리 개발에 따른 개발비/개발 인력의 투입없이 중간 집적도 메모리 요구에 쉽게 대응할 수 있다는 효과가 있다.
도 1은 본 발명에 의한 멀티 뱅크 제어 장치를 갖는 메모리 모듈의 개략적인 블럭도이다.
도 2는 도 1에 도시된 멀티 뱅크(multi bank) 제어 장치를 설명하기 위한 바람직한 일실시예의 회로도이다.
도 3은 도 2에 도시된 멀티 뱅크 제어 장치의 래치부를 설명하기 위한 바람직한 일실시예의 회로도이다.
도 4는 도 1에 도시된 메모리 모듈의 신호들의 타이밍도이다.

Claims (5)

  1. 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 상위 어드레스 신호를 입력으로 하며, 출력단에 하나 이상의 상위 뱅크와 하위 뱅크가 연결된 멀티 뱅크 제어 장치에 있어서,
    상기 로우 어드레스 스트로브 신호를 반전하는 제1인버터;
    상기 상위 어드레스 신호와 칼럼 어드레스 스트로브 신호를 반전 논리곱하는 제1반전 논리곱 수단;
    상기 상위 어드레스 신호를 반전하는 제2인버터;
    상기 제2인버터의 출력과 상기 칼럼 어드레스 스트로브 신호를 반전 논리곱하는 제2반전 논리곱 수단;
    상기 제1인버터의 출력과 상기 제1반전 논리곱 수단의 출력을 반전 논리곱하여 제1노드 입력으로서 출력하는 제3반전 논리곱 수단;
    상기 제1인버터의 출력과 상기 제2반전 논리곱 수단의 출력을 반전 논리곱하여 제2노드 입력으로서 출력하는 제4반전 논리곱 수단;
    상기 제1인버터의 출력의 위상을 반전시키고, 소정 시간 만큼 지연된 신호를 래치 인에이블 신호로서 출력하는 지연 수단; 및
    상기 래치 인에이블 신호에 응답하여 상기 제1노드 입력 또는 상기 제2노드입력을 래치하여 상기 상위 뱅크와 상기 하위 뱅크를 활성화시키는 래치부를 구비하고,
    상기 로우 어드레스 스트로브 신호와 상기 상위 어드레스가 모두 액티브일 때 상기 상위 뱅크가 활성화되고, 상기 로우 어드레스 스트로브 신호가 액티브이고 상기 상위 어드레스는 인액티브일 때 상기 하위 뱅크가 활성화되는 것을 특징으로 하는 멀티 뱅크 제어 장치.
  2. 제1항에 있어서, 상기 래치부는,
    상기 래치 인에이블 신호에 응답하여 상기 제1노드 입력을 래치하여 상위 뱅크의 로우 어드레스 스트로브 신호로서 출력하는 제1래치; 및
    상기 래치 인에이블 신호에 응답하여 상기 제2노드 입력을 래치하여 하위 뱅크의 로우 어드레스 스트로브 신호로서 출력하는 제2래치를 구비하는 것을 특징으로 하는 멀티 뱅크 제어 장치.
  3. 제2항에 있어서, 상기 제1래치는,
    상기 제1노드 입력을 반전하는 제3인버터;
    상기 제1노드 입력과 상기 래치 인에이블 신호를 반전 논리곱하는 제5반전 논리곱 수단;
    상기 래치 인에이블 신호와 상기 제3인버터의 출력을 반전 논리곱하는 제6반전 논리곱 수단;
    상기 제5반전 논리곱 수단과 제8반전 논리곱 수단의 출력을 반전 논리곱하는 제7반전 논리곱 수단; 및
    상기 제7논리곱 수단의 출력과 상기 제6반전 논리곱 수단의 출력을 반전 논리곱하는 제8반전 논리곱 수단을 구비하는 것을 특징으로 하는 멀티 뱅크 제어 장치.
  4. 제3항에 있어서, 상기 제2래치는,
    상기 제2노드 입력을 반전하는 제4인버터;
    상기 제4인버터의 출력과 상기 래치 인에이블 신호를 반전 논리곱하는 제9반전 논리곱 수단;
    상기 래치 인에이블 신호와 상기 제2노드 입력을 반전 논리곱하는 제10반전 논리곱 수단;
    상기 제9반전 논리곱 수단과 제12반전 논리곱 수단의 출력을 반전 논리곱하는 제11반전 논리곱 수단; 및
    상기 제10반전 논리곱 수단의 출력과 상기 제11반전 논리곱 수단의 출력을 반전 논리곱하는 제12반전 논리곱 수단을 구비하는 것을 특징으로 하는 멀티 뱅크 제어 장치.
  5. 제2항에 있어서, 상기 지연 수단은,
    직렬로 연결된 복수 개의 인버터들인 것을 특징으로 하는 멀티 뱅크 제어 장치.
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