KR950014551B1 - 반도체기억장치 및 그 출력제어방법 - Google Patents

반도체기억장치 및 그 출력제어방법 Download PDF

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Abstract

내용 없음.

Description

반도체기억장치 및 그 출력제어방법
제1도는 이 발명의 한 실시예의 구성을 표시하는 블록도.
제2도는 제1도에 표시하는 반도체 기억장치의 페이지 모드시의 동작을 표시하는 타이밍챠트.
제3도는 종래의 다이나믹 RAM을 표하는 도면.
제4도는 종래 DRAM의 동작을 표시하는 타이밍챠트.
제5도는 종래의 DRAM의 기타 동작을 표시하는 타이밍챠트.
* 도면의 주요 부분에 대한 부호의 설명
100 : 다이나믹 RAM 101 : 로어드레스버퍼
102 : 컬럼어드레스 버퍼 103 : 로어드레스 디코더
104 : 컬럼어드레스 디코더 105 : 메모리셀어레이
107 : 상위 Io버퍼 108 : 하위 Io 버퍼
113 : 타이밍제네레이터
이 발명은, 반도체기억장치 및 그 출력제어방법에 관해, 보다 특정적으로는 메모리 셀어레이로부터 동시에 복수비트의 데이터를 판독가능한, 반도체기억장치 및 그 출력제어방법에 관한 것이다.
종래, 예를들면 다이나믹 랜덤엑세스 메모리(이하, DRAM이라 칭함)와 같은 반도체 기억 장치를 상이한 비트폭의 데이터 전송(轉送) 버스에 연결하는 경우, 반도체기억장치에 대한 데이터의 입출력을 여하히 제어하는가가 문제로 된다.
제3도, 상이한 비트폭의 데이터 전송버스에 접속된 종래의 DRAM을 표시하는 블록도이다.
도면에서, DRAM1의 비트폭은 n비트(n는 2이상의 정수)에 선택되어 있다 즉, DRAM(1)은 동시에 n비트의 데이터를 기록, 판독할 수가 있다. 한편, DRAM(1)에 접속되는 데이터 전송버스(2)는, 그 비트폭이 m비트(m=n/2)로 선택되어 있다. DRAM(1)의 n비트출력은, 상위 m비트의 상위비트그룹 BGU와 하위 m비트의 하위비트그룹 BGL로 분할되어, 각각의 비트그룹이 데이터전송버스(2)에 접속된다. DRAM(1)에는,입력단자(3)를 통해서, 로어드레스 스트로브신호/RAS가 부여되고, 입력단자(4)를 통해서 상위컬럼어드레스 스트로브신호/CASU가 부여되며, 입력단자(5)를 통해서 하위컬럼어드레스 스트로브신호/CASL이 부여된다. 또 DRAM(1)에는 입력단자 6I-6K를 통해서 어드레스 데이터가 부여된다.
제3도에 표시하는 DRAM(1)은, 상위컬럼어드레스 스트로브신호/CASU에 응답해서 상위비트그룹 BG의 출력제어를하고, 하위 컬럼어드레스 스트로브신호/CASL에 응답해서 하위비트그룹 BG의 출력제어를 한다.
제4도는, 제3도에 표시하는 DRAM에 동상(同相)의 상위 컬럼어드레스 스트로브신호/CASU및 하위 컬럼어드레스 스트로브신호/CASL을 부여했을 때의 동작을 표시하는 타이밍 차트이다. 도시한 바와 같이, 상위 컬럼어드레스 스트로브신호/CASU와 하위컬럼 어드레스 스트로브 신호/CASL이 동상이면, 상위 비트그릅 BGU의 출력과 하우그룹 BGL이 출력이 데이터 전송버스(2)상에서 충돌한다.
그래서, 종래는, 상위컬럼 어드레스 스트로브신호/CASU및 하위컬럼 어드레스 스트로브신호/CASL의 어느 한쪽을 활성화하고, 어느 다른쪽을 비활성으로 함으로써, 데이터의 충돌을 방지하고 있다. 예를 들면 제5도에서는, 상위 컬럼 어드레스 스트로브신호/CASU만이 활성화되어 이다. 따라서, 데이터 전송버스(2) 상에는, 상위비트그룹 BGU만이 출력된다.
종래의 반도체 기억장치는, 이상과 같이 구성되어 있으므로, 비트폭이 작은 데이터 전송 버스에 접속된경우, 반도체 기억장치가 가령 n비트의 출력비트폭을 갖고 있어도, 실제는 그반의 m비트의 데이터밖에는 출력할 수 없으며, 데이터 전송레이트가 낮다는 문제점이 있었다.
그러므로, 이 발명의 목적은, 데이터 전송레이트가 개선된 반도체 기억장치 및 그 출력제어방법을 제공하는 것이다.
이 발명에 관한 반도체 기억장치는, 복수이 메모리 셀을 포함하는 메모리셀 어레이로부터 동시에 n(n는 2이상의 정수) 비트의 데이터의 판독이 가능하고, 선택수단 및 출력수단을 구비하고 있다. 선택수단은, 외부로부터 주어진 어드레스 데이터에 따라 메모리셀 어레이에 있어서의 n개의 메모리셀을 동시에 선택한다. 출력수단은, 선택수단에 의해 선택된 n개의 메모리셀로부터 판독된 n비트의 데이터를 복수의 비트그룹으로 분할하고 또 분할된 각 비트의 그룹을 외부로부터 부여되는 복수의 타이밍신호에 응답해서 순차적으로 출력한다.
이 발명에 관한 반도체 기억장치의 출력제어 방법은, 서로 위상차가 있는 복수의 다이밍 신호를 외부로부터 반도체 기억장치에 부여하고, 메모리셀 어레이로부터 판독된 n비트의 데이터를 복수의 비트그룹으로 분할하고, 또 분할된 각 그룹을 외부로부터 부여되는 복수의 타이밍 신호에 응답해서 순차적으로 출력하도록한 것이다.
이 발명에 관한 반도체 기억장치에 있어서는, 출력수단이 n비트의 판독데이터를 복수의 비트그룹을 분할하고, 이 분할된 각 비트그룹을 외부로부터 주어지는 복수의 타이밍 신호에 응답해서, 순차적으로 출력한다. 이로 인해, 메모리셀 어레이로부터 동시에 판독된 n비트의 데이터의 전부를 시분활적으로, 데이터 전송버스에 출력할 수가 있어, 데이터의 전송레이트가 향상된다.
이 발명에 관한 반도체 기억장치의 출력제어방법은, 똑같이, 메모리셀 어레이로부터 판독된 n비트의 데이터 전부를 데이터 전송버스에 출력할 수가 있어, 데이터 전송레이트가 향상된다.
[실시예]
제1도는, 이 발명의 한 실시예의 DRAM의 구성을 표시하는 블록도이다.
도면에 있어서, DRAM l00은 로어드레스버퍼(101)과, 컬럼 어드레스 버퍼(102)와, 로어드레스디코더(103)와, 컬럼 어드레스 디코더(104)와 메모리셀 어레이(105)와 센스앰프군(106)과, 상위 Io 버퍼(107)와, 하위 Io 버퍼(108)과, RAS 버퍼(109)와, 상위 CAS 버퍼(1l0)와, 하위 CAS 버퍼(111)와,OE 버퍼(112)와, 타이밍 제네레이터(113)를 포함한다. 외부로부터 입력단자 6I-6K에 주어지는 어드레스 데이터는 로어드렛 버퍼(101) 및 컬럼 어드레스 버퍼(102)에 주어진다. 로 어드레스 버퍼(101) 및 컬럼 어드레스 버퍼(102)는, 타이밍 제네레이터(113)로부터의 타이밍 신호에 응답해서 각 로 어드레스 데이타 및 컬럼 어드레스 데이터를 래치한다. 로 어드레스 버퍼(101)로부터 출력되는 로 어드레스 데이타는, 로 어드레스 버퍼(l03)에 주어진다. 컬럼 어드레스 버퍼(102)로부터 출력되는 컬럼 어드레스 데이터는, 컬럼 어드레스 디코더(104)에 주어진다. 메모리셀 어레이(105)는, 복수선의 워드선과, 이들 워드선에 직교해서 배치된 복수선의 비트선과 워드선과 비트선의 각 교점에 배치된 복수의 메모리셀을 포함한다. 로 어드레스 디코더(103)는 로 어드레스 버퍼(l01)로부터 주어지는 로 어드레스 데이타에 따라, 메모리셀 어레이(105)에서의 워드선을 선택한다. 컬럼 어드레스 디코더(104)는, 컬럼 어드레스 버퍼(102)로부터 주어지는 컬럼 어드레스 데이터에 따라 메모리셀 어레이(105)에 있어서의 비트선을 선택한다.
메모리셀 어레이(105)는, 복수의 섹터로 분할되어 있고, 로 어드레스 디코더(l03) 및 컬럼 어드레스 디코더(104)에 의해, 각 섹터에서 대응하는 n개의 메모리셀이 동시에 선택된다. 센스앰프(106)은 메모리셀 어레이(105)에 있어서의 비트선의 각각에 대해 설치된 복수의 센스앰프를 포함한다.
메모리셀 어레이(105)로부터 동시에 판독된 n비트의 데이터는, 센스앰프군(106)에 의해 증폭된 후, 상위비트그룹 BGU및 하위비트그룹 BGL로 분할되고, 상의 Io 버퍼(107) 및 하위 Io 버퍼(108)에 주어진다. 상위 Io 버퍼(107)에는, 상기 n비트의 데이터 중, 상위 m비트의 데이터가 주어진다. 하위 Io 버퍼(108)에는, 상기 n비트의 데이터 중, 하위 m비트의 데이터가 주어진다. 상위 Io 버퍼(107)는, 타이밍이 제내레이터(113)로부터 주어지는 타이밍 신호 ФU에 응답해서, 상위 m비트의 데이터를 래치한다. 하위 Io 버퍼(108)는, 타이밍 제네레이터(113)로부터 주어지는 타이밍 신호 ФL에 응답해서, 하위 m비트의 데이터를 래치한다. 상위 Io 버퍼(107)의 출력데이터는, 출력단자 81-8m를 통해서 데이터 전송버스(2)에 출력된다. 하위Io 버퍼(108)의 출력데이터는, 출력단자 91-9m를 통해서 데이터 전송버스(2)에 출력된다.
RAS 버퍼(109)는, 입력단자(3)로부터 입력되는 로 어드레스 스트로보 신호/RAS를 취해서 보존한다. 상위 CAS 버퍼(110)는, 입력단자(4)로부터 입력되는 상위 컬럼 어드레스 스트로브 신호/CASu를 취해 보존한다. 하위 CAS 버퍼(l11)은, 입력단자(5)로부터 입력되는 하위 컬럼 어드레스 스토로브 신호/CASL를 취해 보존한다. OE버퍼(112)되는, 입력단자(7)로부터 입력되는 아우트 풋인에이블신호/OE를 취해 보존한다.
타이밍 제네레이터(113)는, RAS 버퍼(109)로부터 주어지는 로 어드레스 스토로브 신호/RAS 상위 CAS 버퍼(110)으로부터 주어지는 상위 컬럼 어드레스 스토로브 신호/CASU, 하위 CAS 버퍼(111)로부터 주어지는 하위 컬럼 어드레스 스토로브 신호/CASL,OE 버퍼(112)로부터 주어지는 아웃트룻인에이불 신호/OE에따라 각종의 타이밍 신호를 발생한다.
타이밍 제네레이터(113)가 발생하는 타이밍신호는, 로 어드레스 버퍼(101), 컬럼 어드레스 버퍼(102), 센스앰프군(106), 상위 Io 버퍼(107) 및 하위 Io 버퍼(108)에 주어진다.
로 어드레스 버퍼(101) 및 컬럼 어드레스 버퍼(102)는, 타이밍 제네레이터(113)로부터 받는 타이밍 신호에 의해, 로 어드레스 데이터 및 컬럼 어드레스 데이터를 래치하는 타이밍이 제어된다.
센스앰프군(106)은, 타이밍 제네레이터(113)로부터 받는 타이밍 신호에 응답해서, 활성/비호라성이 제어된다. 상위 Io 버퍼(107) 및 하위 lo 버퍼(108)는, 타이밍 제네레이터(113)로부터 받는 타이밍 신호 ФU 및 ФL에 응답해서, 메모리셀 어레이(105)로부터 판독된 데이터를 래치하는 타이밍이 제어된다.
제2도는, 제1도에 표시한 실시예에 있어서의, 페이지모드의 동작을 표시하는 타이밍 챠트이다. 이하,이 제2도를 참조해서, 제1도에 표시하는 실시예의 동작의 한 예로서 페이지 모드시의 동작을 설명한다. 페이지 모드시에는, 로 어드레스를 고정해서 컬럼 어드레스를 순번에 따라 변화시킴으로써, 메모리셀 어레이(105)의 1행분의 데이터가 끝에서부터 순차로 판독된다. 1행분의 데이터의 판독이 종료하면, 로 어드레스가 하나 갱신되고, 다음의 행의 데이터가 순차로 판독된다. 제2도는, 메모리셀 어레이(105)의 어느 행으로부터 데이터를 판독하는 경우의 동작을 표시하고 있다. 로 어드레스 스트로브 신호/RAS는, H레벨로부터 L레벨로 하강되어서 활성화된다. 로 어드레스 스트로브 신호/RAS의 L레벨상태는,1행분의 데이터의 판독이 종료할 때까지 유지된다. 로 어드레스 스토로브 신호/RAS의 하강에 응답해서 로 어드레스 버퍼(l01)는 로 어드레스 데이타 XO를 래치한다. 로 어드레스 버퍼(l01)의 출력은 로 어드레스 디코더(103)에 주어진다. 로 어드레스 디코더(103)는 주어진 로 어드레스 데이타에 따라, 메모리셀 어레이(105)에서의 하나의 워드선을 선택한다. 이로인해, 선택된 워드선에 속하는 각 메모리셀의 데이터가 각 비트선상에 판독된다. 한편, 상위 컬럼 어드레스 스트로브 신호/CASu 및 하우 컬럼 어드레스 스트로브 신호/CASL는, 서로 180° 위상차가 있다. 컬럼 어드레스 버퍼(102)는, 상위 컬럼 어드레스 스트로브 신호/CASu의 하강에 응답해서, 컬럼 어드레스 데이터를 래치한다. 컬럼 어드레스 버퍼(102)에 의해 래치된 컬럼 어드레스 데이터는 컬럼어드레스 디코더(104)에 주어진다. 컬럼 어드레스 디코더(104)는, 주어진 컬럼 어드레스 데이터에 따라 메모리셀 어레이(105)의 각 섹터의 대응하는 비트선을 선택한다. 이로 인해, 메모리셀 어레이(105)의 각 섹터의 대응하는 메모리셀로부터 판독된 n비트의 데이터가, 센스앰프군(106)에서 증폭된 후, 상위 Io 버퍼(107) 및 하위 Io 버퍼(108)에 주어진다. 상위 Io 버퍼(107)는, 타이밍 제네레이터(113)로부터 부여된 다이밍 신호 ФU에 응답해서, 상위 m비트의 출력데이터를 래치한다. 하위 Io 버퍼(108)는, 타이밍 제네레이터(113)로부터 주어지는 타이밍신호 ФL에 응답해서, 하위 m비트의 출력데이터를 래치한다. 제2도에 표시한바와같이, 타이밍신호 ФU 몇 ФL는, 서로 180° 위상차가 있다. 따라서, 상위 Io 버퍼(107)에 래치된 데이터와 하위 Io 버퍼(108)에 래치된 데이터와는, 서로 중복되지 않고 데이터 전송버스(2)에 출력된다. 상기와같이, 제1도에 표시하는 실시예에서는 메모리셀 어레이(105)로부터 동시에 판독된 n비트의 데이터 중 상위 m비트의 데이터와 하위 m비트의 레이터가 중복됨이 없이 순서대로 데이터 전송버스(2)에 종료하게 된다. 이 결과, 제3도에 표시한 종래의 DRAM1에 비해, 약 2배의 데이터 전송레이트를 얻을 수가 있다.
이상, 페이지모드의 동작에 대해 설명하였으나, 보통의 판독모드에 대해서도, 메모리셀 어레이로부터 동시에 판독된 n비트의 데이터를, 복수의 비트그룹으로 분활해서 순서대로 출력하면, 상기 실시예와 같은 효과가 있다.
또, 상기 실시예는, 메모리셀 어레이(105)로부터, 판독된 n비트의 데이터를 2개의 비트그룹으로 분할해서, 출력하는 것으로 표시되어 있으나, 이 발명은, n비트의 데이터를 3개이상의 비트그룹으로 분할하여 출력하도록 해도된다.
또, 상기 실시예는, DRAM로 표시되어 있으나, 이 발명은 스타틱 RAM이나 불휘발성 반도체 기억장치와 같은 다른 종류의 반도체 기억장치에도 적용이 가능하다.
이상과 같이, 이 발명에 의하면, 메모리셀 어레이로부터 동시에 판독된 복수비트의 데이터를 복수의 비토그룹으로 분할하고 그 모두를 데이터 전송버스에 출력할 수 있으므로, 데이터의 전송레이트를 종래의 반도체 기억장치에 비해 대폭적으로 향상시킬 수 있다.

Claims (2)

  1. 복수의 메모리셀을 포함하는 메모리셀 어레이로부터 동시에 n(n는 2개이상의 정수) 비트의 데이터를 판독가능한 반도체 기억장치로서, 외부로부터 주어지는 어드레스 데이터에 따라 상기 메모리셀 어레이에서의 n개의 메모리셀을 동시에 선택하기 위한 선택수단 및 상기 선택수단에 의해 선택된 n개의 메모리셀로부터 판독된 n비트의 데이터를 복수의 비트그룹으로 분할하고 외부에서부터 주어지는 서로 위상차가 있는 복수의 타이밍 신호에 응답하여 복수의 비트그룹으로 순차적으로 출력하기 위한 출력수단으로 구성하는 것을 특징으로 하는 반도체 기억장치.
  2. 복수의 메모리셀을 포함하는 메모리셀 어레이로부터 동시에 n(n는 2이상의 정수)비트의 데이터를 판독가능한 반도체 기억장치를 위한 출력제어 방법으로서, 서로 위상차가 있는 복수의 타이밍신호를, 외부로부터 반도체 기억장치에 공급하는 제1의 스텝과, 상기 메모리셀 어레이로부터 판독된 거버트의 데이터를 복수의 비트그룹으로 분할하고, 상기 복수의 타이밍 신호에 응답하여 분할된 비트그룹을 순차적으로 출력하는 제2의 스텝으로 구성한 것을 특징으로 하는 반도체 기억장치의 출력제어방법.
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