JPH1186527A - ワード長可変のラインメモリの設計方法及びラインメモリ - Google Patents

Abstract

(57)【要約】 【課題】 ワード長可変のラインメモリを効率的に設計
する。 【解決手段】 ワード長に応じて変化するロウポインタ
１６、レフトメモリ１２、ライトメモリ１４、カラムポ
インタ２０、２２、２６、２８を繰り返し構造とする。
これによって、ワード長に依存しない部分と、ワード長
に依存する部分の繰り返し単位をライブラリに記憶して
おくことで、ＣＡＤ等を利用した自動設計が可能にな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル回路シス
テムにおいて利用されるワード長可変のラインメモリに
関するものである。

【０００２】

【従来の技術】従来より、各種のデジタル回路システム
において、ラインメモリが利用されている。特に、映像
信号処理において、ラインメモリはＡＤＣ（アナログデ
ジタルコンバータ）、ＤＡＣ（デジタルアナログコンバ
ータ）とともに、必要不可欠なマクロライブラリの１つ
である。例えば、垂直フィルタ回路内の１Ｈ（１水平走
査ライン）遅延や時間軸変換等の用途にラインメモリが
用いられる。

【０００３】ここで、ラインメモリの仕様として、ビッ
ト幅は主として８ビットであるが、ワード長は信号処理
方法の違いにより様々な要求がある。例えば、１Ｈ遅延
のためのラインメモリであっても、ＮＴＳＣ方式では、
９１０ワード、ＰＡＬ方式では１１３５ワードが必要で
あり、ワード長は異なる。

【０００４】そして、ラインメモリは、ＳＲＡＭ、ＲＯ
Ｍなどに比べ、単純な回路の繰り返しが少なく、いわゆ
るメモリジェネレータのようなＣＡＤによる自動設計が
困難である。このため、必要なワード長毎に多種類のラ
インメモリを設計することが困難である。そこで、使用
頻度の高いワード長のラインメモリをマクロライブラリ
としておき、これを利用して設計することが一般的にな
っている。

【０００５】

【発明が解決しようとする課題】しかし、ラインメモリ
は、ＬＳＩ等のチップ中に複数個内蔵される場合が多
く、ラインメモリの小面積化はチップサイズ縮小化のた
めに非常に重要な課題の１つになっている。従って、ラ
インメモリを必要なワード長に応じたものとすることが
望まれる。そして、ワード長可変のラインメモリを設計
する際に、その設計作業を容易化することが望まれてい
る。

【０００６】本発明は、上記課題に鑑みなされたもので
あり、ワード長可変のラインメモリを効率的に設計する
ことを目的とする。

【０００７】

【課題を解決するための手段】本発明は、ワード長可変
のラインメモリの設計方法であって、ラインメモリをワ
ード長に依存する部分と依存しない部分に分け、全体を
複数の細かなリーフセルに分割し、構成が異なるリーフ
セルについてそれぞれ回路設計を行い、設計された複数
のリーフセルを割り付けて、リーフセルのアレイ構造に
よりラインメモリ全体の設計を行うことを特徴とする。

【０００８】また、本発明は、上記ラインメモリのカラ
ム方向における読み出しアドレス発生手段と、プリチャ
ージアドレス発生手段とを別々に設け、ラインメモリの
読み出しアドレスの指定の構成を繰り返し構造とするこ
とを特徴とする。

【０００９】また、本発明は、ラインメモリのカラム方
向の読み出しアドレスを発生する読み出しアドレス発生
手段と、ラインメモリのカラム方向のプリチャージアド
レスを発生するプリチャージアドレス発生手段と、を有
し、プリチャージアドレス発生手段によって発生された
アドレスにより該当するカラムアドレスのメモリについ
ての読み出し準備を行い、読み出しアドレス発生手段に
よって発生されたアドレスにより該当するカラムアドレ
スのメモリからデータを読み出すことを特徴とする。

【００１０】このように、ワード長に応じて変化する回
路を繰り返し構造とする。また、ワード長に依存しない
部分と、ワード長に依存する部分の繰り返し単位をライ
ブラリに記憶しておく。そして、ラインメモリの設計の
際には、これらライブラリに記憶されているパターンを
読み出して設計する。そこで、ワード長に依存する部分
については、記憶されているパターンの繰り返しで対処
できる。これによって、メモリジェネレータなどのＣＡ
Ｄよる自動設計によりラインメモリの設計が行える。ま
た、プリチャージのためのアドレス発生を読み出しアド
レスと別に発生するようにすることで、アドレス発生の
ための回路を単純な繰り返し構造とすることができる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。

【００１２】図１に、本実施形態のラインメモリの機能
ブロック図を示す。このように、メモリ部分は、３バイ
トのファースト(First)メモリ１０と、可変ワード長の
レフト(Left)メモリ１２と、同じく可変ワード長のライ
ト(Right)メモリ１４からなっている。ファーストメモ
リ１０は、リセット直後の高速動作のためのメモリブロ
ックであり、３バイトのワード長を有している。高速動
作のため、ＳＲＡＭ型メモリセルで構成されている。フ
リップフロップで構成することも好適である。また、レ
フトメモリ１２及びライトメモリ１４は、３トランジス
タ型ＤＲＡＭで構成されており、カラム、ロウの２方向
からアドレッシングされる。さらに、レフトメモリ１２
及びライトメモリ１４は、書き込み側に書き込み(Writ
e)ドライバー１２ａ、１４ａを有し、読み出し側に読み
出し(Read)センスアンプ１２ｂ、１４ｂを有している。

【００１３】また、これらメモリ１２、１４のロウアド
レスをポイント（アドレッシング）するために、読み出
し及び書き込み用のロウポインタ１６が設けられてい
る。一方、メモリ１０、１２、１４に対するデータの書
き込みを制御するために、書き込みタイミング(Write t
iming)回路１８、レフトメモリ１２用の書き込み(Writ
e)カラムポインタ２０、ライトメモリ用の書き込み(Wri
te)カラムポインタ２２を有している。また、メモリ１
０、１２、１４からのデータの読み出しのために、読み
出しタイミング(Read timing)回路２４、レフトメモリ
１２用の読み出し(Read)カラムポインタ２６、ライトメ
モリ１４用の読み出し(Read)カラムポインタ２８を有し
ている。

【００１４】このように、レフトメモリ１２及びライト
メモリ１４に分割するのは、ロウ方向のアドレッシング
が低速であっても正常に動作させるためである。そし
て、カラムポインタにより、ライトメモリ１４が後半の
アドレッシングしているとき、レフトメモリ１２におい
ては次のロウアドレスをアドレッシングする。これによ
って、カラムポインタによりレフトメモリ１２をアドレ
ッシングする際にすぐにアクセスすることができる。

【００１５】さらに、書き込み用のデータを一時的に記
憶する入力データ(DIN)バッファ３０がデータバス３４
を介しメモリ１０、１２、１４に接続され、読み出しデ
ータを一時的に記憶する出力データ(DOUT)バッファ３２
がデータバス３６を有している。従って、メモリ１０、
１２、１４のアクセスアドレスに対するデータの書き込
みまたはデータの読み出しを行うことができる。なお、
データ幅は、８ビットである。

【００１６】次に、このような回路における書き込み読
み出し動作について、図２に基づいて説明する。書き込
みタイミング回路１８には、書き込みクロックＷＣＫ、
リセットタイミング信号ＸＲＳＴＷ、書き込みイネーブ
ル信号ＸＷＥが供給される。書き込みタイミング回路１
８は、これらの信号に基づき、書き込みタイミング信号
を制御する。すなわち、ライトイネーブル信号ＸＷＥに
基づきメモり１０、１２、１４へのアクセスを可能と
し、信号ＸＲＳＴＷによりポインタ（アドレスカウン
タ）をリセットした後、書き込みクロックＷＣＫに基づ
き書き込みアドレスをインクリメントし、データをメモ
リ１０、１２、１４の該当アドレスに書き込む。

【００１７】また、読み出しタイミング回路２４には、
読み出しクロックＲＣＫ、リセットタイミング信号ＸＲ
ＳＴＲ、読み出しイネーブル信号ＸＲＥが供給され、読
み出しの際には、リードイネーブル信号ＸＲＥに基づき
メモり１０、１２、１４へのアクセスを可能とし、信号
ＸＲＳＴＲによりポインタ（アドレスカウンタ）をリセ
ットした後、読み出しクロックＲＣＫに基づきデータを
メモリ１０、１２、１４の該当アドレスから読み出す。

【００１８】ここで、リセット直後の３アドレスの書き
込み読み出しには、ファーストメモリ１０が利用され
る。また、レフトカラムポインタ２０、２６において
は、アクセスの開始の際にその旨の信号をタイミング回
路１８、２４に供給する。一方、ライトカラムポインタ
２２、２８においては、アクセスの開始及び終了の際に
その旨の信号をタイミング回路１８、２４に供給する。
タイミング回路１８、２４は、ライトカラムポインタ２
２、２８のアクセス開始の信号を受け、ロウポインタ１
６に信号を送り、ロウポインタ１６はその段階で、レフ
トメモリ１２に対するロウアドレスを１つインクリメン
トする。従って、この段階では、ロウアドレスが、レフ
トメモリ１２の方がライトアドレスより１つ大きな数字
になっている。

【００１９】さらに、読み出しの場合には、読み出しラ
インについてのプリチャージが必要である。このプリチ
ャージは、読み出しクロックＲＣＫの２クロック前から
行い、プリチャージの終了直後から１クロックの期間読
み出し動作を行う。

【００２０】そして、本実施形態においては、読み出し
カラムポインタ２６、２８において、読み出しアドレス
発生のためのポインタ回路と、プリチャージアドレス発
生のためのポインタ回路とを別々に有している。すなわ
ち、ポインタ回路は、読み出しクロックＲＣＫをカウン
トアップして順次カラムアドレスを発生していく回路で
あるが、このポインタ回路を２つ設ける。そして、プリ
チャージ用の回路の方が２クロック先行して、カラムア
ドレスを発生することで、プリチャージを２クロック前
から行うことができる。

【００２１】このように、プリチャージ用のポインタ回
路を読み出し用のポインタ回路とは独立して設けること
で、読み出しカラムポインタの構成が基本的に単純な繰
り返し構造となる。すなわち、プリチャージアドレスを
読み出しアドレスと同一のアドレスポインタで構成する
と、カラムポインタの制御方法が単純な繰り返し構造と
ならないが、独立させることで単純な繰り返し構造にす
ることができる。

【００２２】なお、ライトカラムポインタ２２、２８に
おける最終アドレスに信号をタイミング回路１８、２４
に供給することで、次のロウにおけるアクセスに移るこ
とができる。

【００２３】図３に、本ラインメモリのパターン構成の
概要を示す。ここでは、カラム方向が１２ビット、ロウ
方向も１２ビットの例を表す。このように、ラインメモ
リをワード数に依存するか否かを考慮してリーフセルに
分割して構成している。そして、図において←で示した
リーフセルは、左側のものと同一の構成でよく、また↑
で示したリーフセルは上側のものと同一の構成でよい。
従って、設計を容易なものにすることができる。

【００２４】特に、カラムポインタについては、レフト
カラムポインタ２０、２６の最初の２ビットは、アクセ
ス開始のための出力を行わなければならないため、他の
リーフセルと構成が異なるが、その他は同一の構成とな
る。また、ライトカラムポインタ２２、２８については
最初の２ビット及び最終２ビットについては信号を出力
するため、構成が異なるが他は同一構成になる。

【００２５】このように、本実施形態によれば、ワード
長に依存するメモリセル、ポインタの部分を繰り返し構
造とした。従って、ワード長によらない部分及びワード
長による部分の繰り返し単位となるリーフセルをライブ
ラリにもっておくことで、ワード長可変のラインメモリ
を設計することができる。従って、メモリジェネレータ
のようなＣＡＤによる自動設計化が容易となる。なお、
図示のように、ロウアドレスのポインタ及びメモリにつ
いても繰り返し構造となっている。

【００２６】また、本実施形態では、ファーストメモリ
１０を３バイトとした。このファーストメモリは２〜４
バイト程度が適当であり、従来の１０バイト程度と比べ
小さくしている。これによって、ラインメモリの小型化
を図ることができる。

【００２７】さらに、読み出しクロックＲＣＫの１クロ
ックで、１ワードの読み出しを行うため、出力バッファ
３２において、１クロック格納することで、そのまま読
み出しデータを出力することができる。従って、ラッチ
回路などを省略することができる。なお、ファーストメ
モリ１０は、データ出力バッファ３２の一部として形成
している。

【００２８】本実施形態によれば、上述の繰り返し構成
とならないリーフセル及び繰り返し構成となるリーフセ
ルのパターンをライブラリに記憶しておく。そして、ラ
インメモリの設計の際には、これらライブラリに記憶さ
れているパターンを読み出して設計する。特に、ワード
長に依存する部分については、記憶されているパターン
の繰り返しで対処する。これによって、メモリジェネレ
ータなどのＣＡＤによる自動設計によりラインメモリの
設計が行える。すなわち、ワード長に応じて変化するロ
ウポインタ１６、レフトメモリ１２、ライトメモリ１
４、カラムポインタ２０、２２、２６、２８を繰り返し
構造とする。これによって、ワード長に依存しない部分
と、ワード長に依存する部分の繰り返し単位をライブラ
リに記憶しておくことで、ＣＡＤ等を利用した自動設計
が可能になる。

【００２９】

【発明の効果】以上説明したように、本発明によれば、
ラインメモリをリーフセルに分割し、ワード長に依存す
る部分を繰り返し構造としたため、メモリジェネレータ
などのＣＡＤによる自動設計を利用できる。特に、リー
ドの際のプリチャージのカラムアドレスをアクセスアド
レスと独立して発生するため、読み出しアドレス発生の
回路を単純な繰り返し構造にできる。

【図面の簡単な説明】

【図１】 実施形態に係るラインメモリの機能ブロック
図である。

【図２】 書き込み、読み出し動作を示すタイミングチ
ャートである。

【図３】 パターンの構成を示す図である。

【符号の説明】

１０ ファーストメモリ、１２ レフトメモリ、１４
ライトメモリ、１６ロウポインタ、１８ 書き込みタイ
ミング回路、２０，２２ 書き込みカラムポインタ、２
４ 読み出しタイミング回路、２６，２８ 読み出しカ
ラムポインタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ワード長可変のラインメモリの設計方法
   であって、 ラインメモリをワード長に依存する部分と依存しない部
   分に分け、全体を複数の細かなリーフセルに分割し、 構成が異なるリーフセルについてそれぞれ回路設計を行
   い、 設計された複数のリーフセルを割り付けて、リーフセル
   のアレイ構造によりラインメモリ全体の設計を行うこと
   を特徴とするワード可変のラインメモリの設計方法。
2. 【請求項２】 請求項１に記載の方法において、 上記ラインメモリのカラム方向における読み出しアドレ
   ス発生手段と、プリチャージアドレス発生手段とを別々
   に設け、 ラインメモリの読み出しアドレスの指定の構成を繰り返
   し構造とすることを特徴とするワード可変のラインメモ
   リの設計方法。
3. 【請求項３】 ラインメモリのカラム方向の読み出しア
   ドレスを発生する読み出しアドレス発生手段と、 ラインメモリのカラム方向のプリチャージアドレスを発
   生するプリチャージアドレス発生手段と、 を有し、 プリチャージアドレス発生手段によって発生されたアド
   レスにより該当するカラムアドレスのメモリについての
   読み出し準備を行い、読み出しアドレス発生手段によっ
   て発生されたアドレスにより該当するカラムアドレスの
   メモリからデータを読み出すことを特徴とするラインメ
   モリ。