CN1758208A - 对挂接在片外单总线上的多种存储器进行访问的方法 - Google Patents

Abstract

本发明公开了一种对挂接在片外单总线上的多种存储器进行访问的方法，目的是提出一种对挂接在片外单总线上的多种存储器进行访问的方法。技术方案是将访存地址范围划分成M个子空间，每个子空间对应一种存储器；设计一种单总线存储器接口，在接口上设置M条片选信号，每个片选信号连接一种存储器；存储器接口内部集成一个译码单元、一个控制寄存器组、M种存储控制器和一个交叉开关，实现对各个存储器参数的配置、片选信号的译码和总线信号的生成，通过对总线信号的选择实现对单总线上同时挂接的M种存储器进行访问。采用本发明后嵌入式微处理器能够通过单总线对挂接在片外的多种存储器进行访问，降低这类微处理器的功耗和面积，减少引脚个数。

Description

对挂接在片外单总线上的多种存储器进行访问的方法

技术领域：本发明涉及嵌入式微处理器和SoC(System on Chip，片上系统)中，对挂接在片外单总线上的多种存储器进行访问的方法。

背景技术：在通用CPU中，负责与外部存储器交换数据的存控部件都由主板上的桥接芯片来实现。而在嵌入式微处理器，例如DSP(Digital Signal Processor，数字信号处理器)、ASIC(Application Specific Integrated Circuit，专用集成电路)，以及某些SoC中，存控部件常常与CPU核、DMA(Direct Memory Access，直接存储器存取)等部件集成在一块芯片上，通过外部总线直接与存储器交换数据。这种负责访问片外存储器的存控部件也称为存储器接口。将存储器接口与CPU核集成在同一块芯片上的方式能够有效提高数据吞吐带宽，降低系统功耗，减少板上布线对高速信号传输的干扰。但是在嵌入式应用中，系统往往需要同时挂接多种存储器，例如用于高速数据缓冲的SDRAM或SBSRAM，用于存储用户程序的Flash或ROM，用于数据交换的FIFO等。存储器接口对内响应DMA的访存请求，对外访问不同的存储器。这些存储器的读写方式各不相同，每种存储器的地址范围也不相同。常规的实现方法是在芯片内给每种存储器分别设计一个存储控制部件，同时在芯片引脚中为每种存储器设置一套读写总线。但是这种方法会大大增加芯片的功耗、面积和引脚个数，而嵌入式应用往往要求微处理器具有较低的功耗、较小的面积和较少的引脚个数。如何对单总线上同时挂接的多种存储器进行访问是这类微处理器设计中亟待解决的重要问题。这里所说的“单总线”是指包括地址、数据、读/写使能等存储器控制信号在内的唯一一套访存总线。

发明内容：

本发明要解决的技术问题是：针对嵌入式应用系统中需要挂接和访问多种存储器的需要，提出一种对挂接在片外单总线上的多种存储器进行访问的方法，使嵌入式微处理器能够通过单总线对挂接在片外的多种存储器进行访问，克服传统的采用多总线访问多种存储器方法的不足，降低这类微处理器的功耗和面积，减少引脚个数。

技术方案是将访存地址范围划分成M个子空间，每个子空间对应一种存储器。在嵌入式微处理器中设计一种单总线存储器接口，在接口上设置M条片选信号，每个片选信号连接一种存储器。存储器接口内部集成一个译码单元、一个控制寄存器组、M种存储控制器和一个交叉开关，实现对各个存储器参数的配置、片选信号的译码和总线信号的生成，通过对总线信号的选择实现对单总线上同时挂接的M种存储器进行访问的目标。

具体技术方案是：

首先对访存地址范围进行划分。如果外部总线同时挂接M种存储器，则把整个访存地址范围划分成M个子空间，每个子空间对应一个存储器。在划分地址子空间的时候，一般从地址的MSB(Most Significant Bit，最高有效位)开始进行划分。如果各个存储器的容量不同，所划分的各个子空间大小可以不同，即进行不均匀划分；如果总的地址范围足够大，均匀分成M个子空间后，每个子空间的大小都能够满足相应存储器的容量，则最好进行均匀划分，即将总的地址范围均匀分成M个子空间，这样便于译码单元进行译码。

单总线存储器接口的设计方法是：它由译码单元、控制寄存器组、M种存储控制器、交叉开关组成。译码单元与DMA、控制寄存器组、存储控制器和交叉开关相连，接收DMA的访存请求信号和控制寄存器组的控制参数，对访存请求信息进行译码，产生M个片选信号输出给交叉开关，产生的读/写启动命令信号和读写次数信号输出给存储控制器；控制寄存器组通过CPU的配置总线与CPU核相连，接受CPU核对各种存储器参数的配置，并向译码单元和存储控制器发送控制参数；存储控制器接收DMA访存的数据信号、地址信号、译码单元产生的读/写命令和读/写次数信号、控制寄存器组的控制参数信号，产生读/写相应存储器所需的数据和控制信号(地址、读/写使能、输出使能等)，并将这些信号送到交叉开关，它的个数与存储器种类一致，若存储器种类为M，则存储控制器的个数也为M。交叉开关对内连接M条片选信号和M个存储控制器产生的总线信号，对外通过片外单总线挂接M种存储器。

译码单元由片选信号译码模块、读/写信号译码模块和读写次数译码模块构成。由于存储器接口上包含M条片选信号，每个片选信号连接一种存储器，因此当片选信号译码模块对DMA访存地址的高位进行译码时，判断该地址所属的子空间，然后激活相应的M个片选信号中的一个，用于选中片外单总线上相应的存储器；读/写信号译码模块根据访存地址的高位和访存请求进行译码，判断所要读写的存储器，发出相应的读/写启动命令信号给对应的存储控制器，启动存储控制器的读/写过程。读写次数译码模块根据访存数据宽度和控制寄存器组送来的存储器宽度参数进行译码，产生读/写次数信号。如果访存的数据宽度大于相应控制寄存器中已配置的存储器件宽度，读/写次数信号就会大于1，用于指示相应存储控制器的操作。例如，某次读请求的数据宽度是32位，而对应存储器的宽度只有16位，那么译码单元就会译码产生大小为2的读次数信号，存储控制器就会根据这一信号，从相应存储器2个连续的地址上各读出16位数据，合并成32位的数据，返回给DMA。假设访存数据宽度的最大值是M个存储器宽度中最小宽度的S倍(S一般是2的整数次幂)，那么读/写次数信号的宽度应该设为log₂S位。

控制寄存器组包括译码电路和M组控制寄存器，每组控制寄存器内包含若干个寄存器，用于配置一种存储器的控制参数，例如存储器的宽度和类型、异步存储器的建立/触发/保持时间，SDRAM存储器的行/列/体地址数等参数。参数的类型和个数根据实际存储器的需要增减。如果某种存储器所需的控制参数较少，使用一个控制寄存器即可表示所有的参数，那么相应的控制寄存器组内只需设置一个控制寄存器。如果必须使用多个控制寄存器才能表示所有的控制参数，那么相应的控制寄存器组内需要设置多个控制寄存器。每个控制寄存器的位宽一般设置为微处理器的字长，同时对应一个全局逻辑地址。CPU通过配置总线对各个控制寄存器的控制参数进行读/写。在读/写时，译码电路对配置总线上送来的读/写地址、读/写命令进行译码，产生读/写相应控制寄存器的命令信号。控制寄存器接受译码电路的命令信号：如果是写参数命令，则把配置总线上送来的数据写入寄存器的相应字段；如果是读参数命令，则把自己相应字段的数据输出到配置总线上，同时给出数据准备好信号。存储器接口中每种存储控制器采用公开的标准设计方法。译码单元产生的读/写启动命令每次仅仅激活一种存储器的控制器，其余的存储控制器不会响应。被激活的存储控制器产生读/写相应存储器所需的有效数据和控制信号，其余的存储控制器产生的数据和控制信号无效。

交叉开关是一组选择逻辑电路，由M路多选器构成。它根据M个片选信号对各个存储控制器送来的数据和控制信号进行多选一操作。如果第i(1≤i≤M)个片选信号有效，则选择第i个存储控制器(即被激活的存储控制器)产生的数据和控制信号，输出到外部总线上，同时还输出M个片选信号。

利用上述存储器接口对挂接在片外单总线上的多个存储器进行访问的方法是：在开始访存之前，CPU通过配置总线将各种存储器的控制参数写入控制寄存器组。在访存时，译码单元根据控制寄存器组提供的控制参数对访存地址、访存请求和访存数据宽度进行译码，激活M条片选信号中的一条，同时产生有效的读/写启动命令信号和读/写次数信号，输出给存储控制器。由于每次访存只访问其中一种存储器，因此只有相应的一个存储控制器被译码单元的读/写启动命令激活，其余的存储控制器不作响应。被激活的存储控制器根据访存数据、地址和控制参数，产生符合相应存储器时序要求的数据和控制信号，输出给交叉开关。交叉开关根据M条片选信号，选择相应存储控制器产生的数据和控制信号，输出到外部总线上。被有效片选信号选中的存储器响应外部总线上的信号，完成访存操作。其他未被片选信号选中的存储器不响应外部总线信号。这样就实现了对单总线上同时挂接的多种存储器进行访问的目标。

如果需要增加/减少存储器的种类，只要增加/减少相应的控制寄存器、片选信号、存储控制器和开关选择逻辑即可。

采用本发明能产生如下有益的技术效果：

1.所有的存储器复用一套外部总线，减少原来多总线方式下的芯片引脚个数，降低了芯片功耗和面积；

2.根据不同的应用对存储器种类的需要，本发明具有良好的可扩展性和可裁减性；

3.本发明采用标准的模块接口，具有较好的模块复用性。

附图说明：

图1是一个通用的嵌入式微处理器应用系统逻辑结构图。

图2是本发明单总线存储器接口的逻辑结构图。

图3是本发明译码单元的逻辑结构图。

图4是本发明控制寄存器组的组成结构图。

图5是本发明的存储器接口同时挂接一片32位宽的SDRAM和一片16位的Flash的互连实例。

具体实施方式：

图1是一个通用的嵌入式微处理器应用系统。微处理器内部集成了本发明的一种存储器接口。在这个例子中，存储器接口外部总线上同时挂接了SDRAM、SBSRAM、FIFO、Flash共4种不同的存储器。

图2是挂接常用的SDRAM、SBSRAM、FIFO、Flash四种存储器的单总线存储器接口的逻辑结构图。该单总线存储器接口由译码单元、控制寄存器组、4个存储控制器、交叉开关组成。译码单元接收DMA的访存请求信号，控制寄存器组连接CPU的配置总线，交叉开关通过片外单总线连接四种存储器。在开始访存之前，CPU通过配置总线将四种存储器的控制参数写入控制寄存器组。在访存时，译码单元根据控制寄存器组提供的控制参数对访存地址、访存请求和访存数据宽度进行译码，激活4条片选信号中的一条，同时产生有效的读/写启动命令信号和读/写次数指示信号，输出给存储控制器。由于每次访存只访问其中一种存储器，因此只有相应的一个存储控制器被译码单元的读/写启动命令激活，其余的存储控制器不作响应。被激活的存储控制器根据访存数据、地址和控制参数，产生符合相应存储器时序要求的数据和控制信号，输出给交叉开关。交叉开关是四选一逻辑，它根据4条片选信号，选择其中一个存储控制器产生的数据和控制信号，输出到外部总线上。被有效片选信号选中的存储器响应外部总线上的信号，完成访存操作。

图3给出了本发明译码单元的组成结构。该图还是以常用的SDRAM、SBSRAM、FIFO、Flash四种存储器为例。假设访存地址长度为n位，并且在划分为4个子空间后，根据第n位和第n-1位地址就可以区分4个子空间，“片选信号译码”模块可以用一个2-4译码器来实现，译码输出4个存储的片选信号。“读写信号译码”模块根据第n位和第n-1位地址以及读/写请求信号，经过译码，产生4个存储器的读/写启动命令信号。“读写次数译码”模块根据访存数据宽度信号和4个控制寄存器送来的存储器宽度参数进行译码，产生读/写次数信号，用于指示存储控制器的读写过程。假设访存数据宽度的最大值是4个存储器宽度中最小宽度的S倍(S一般是2的整数次幂)，那么读/写次数信号的宽度应该设为log₂S位。例如访存数据宽度的最大值为64位，而外接的存储器最小宽度是8位宽，那么S等于8，读/写次数信号的宽度应该设为3位。

图4给出了本发明控制寄存器组的逻辑结构图。仍以常用的SDRAM、SBSRAM、FIFO、Flash四种存储器为例，控制寄存器组由译码电路和四组控制寄存器构成。图中的例子包含四组控制寄存器，并给出了各组控制寄存器的的详细字段结构，分别用于配置SDRAM、SBSRAM、FIFO和Flash的控制参数。其中R1是配置SDRAM控制参数的控制寄存器组，其中包含2个32位的寄存器，分别用于配置猝发方式、CAS响应节拍、刷新使能、刷新周期等控制参数。R2是SBSRAM的控制寄存器组，其中只包含1个32位的寄存器。R3是FIFO的控制寄存器组，R4是Flash的控制寄存器组，分别都只有一个32位的控制寄存器。将控制寄存器划分成多个字段，每个字段用于设置一个参数，字段的长度根据参数的复杂情况而定。如果该参数有n种情况，那么该字段所需的位数B应满足

如果某种存储器的控制参数较多，使用一个控制寄存器无法完全表示，那么可以用多个控制寄存器配置一种存储器的参数。图4中用来配置SDRAM参数的R1组就使用了2个控制寄存器。每个控制寄存器都具有一个全局地址，CPU通过配置总线即可对各个控制寄存器的控制参数进行读/写。在读/写时，译码电路对配置总线上送来的读/写地址、读/写命令进行译码，产生读/写相应控制寄存器的命令信号。控制寄存器接受译码电路的命令信号：如果是写参数命令，则把配置总线上送来的数据写入寄存器的相应字段；如果是读参数命令，则把自己相应字段的数据输出到配置总线上，同时给出数据准备好信号。

图5给出了本发明的存储器接口通过外部总线同时挂接一个32位宽的SDRAM和一个16位宽的Flash的示意图。

目前本发明已经在国防科大自行研制的32位高性能浮点DSP“银河飞腾-DSP700”中采用，该DSP在片外单总线上可同时挂接4种不同的存储器。

Claims (7)

1.一种对挂接在片外单总线上的多种存储器进行访问的方法，其特征在于将访存地址范围划分成M个子空间，每个子空间对应一种存储器；在嵌入式微处理器中设计一种单总线存储器接口，在接口上设置M条片选信号，每个片选信号连接一种存储器；存储器接口内部集成一个译码单元、一个控制寄存器组、M种存储控制器和一个交叉开关，实现对各个存储器参数的配置、片选信号的译码和总线信号的生成，通过对总线信号的选择实现对单总线上同时挂接的M种存储器进行访问的目标。

2.如权利要求1所述的对挂接在片外单总线上的多种存储器进行访问的方法，其特征在于对访存地址范围进行划分的方法是：如果外部总线同时挂接M种存储器，则把整个访存地址范围划分成M个子空间，每个子空间对应一个存储器，一般从地址的MSB即最高有效位开始进行划分，如果各个存储器的容量不同，所划分的各个子空间大小可以不同，即进行不均匀划分；如果总的地址范围足够大，均匀分成M个子空间后，每个子空间的大小都能够满足相应存储器的容量，则最好进行均匀划分，即将总的地址范围均匀分成M个子空间。

3.如权利要求1所述的对挂接在片外单总线上的多种存储器进行访问的方法，其特征在于所述单总线存储器接口的设计方法是：它由译码单元、控制寄存器组、M种存储控制器、交叉开关组成；译码单元与DMA相连，接收DMA的访存请求信号和控制寄存器组的控制参数，对访存请求信息进行译码，产生M个片选信号输出给交叉开关，产生的读/写启动命令信号和读写次数信号输出给存储控制器；控制寄存器组通过CPU的配置总线与CPU核相连，接受CPU核对各种存储器参数的配置，并向译码单元和存储控制器发送控制参数；存储控制器接收DMA访存的数据信号、地址信号、译码单元产生的读/写命令和读/写次数信号、控制寄存器组的控制参数信号，产生读/写相应存储器所需的数据和控制信号，并将这些信号送到交叉开关，它的个数与存储器种类一致，若存储器种类为M，则存储控制器的个数也为M；交叉开关对内连接M条片选信号和M个存储控制器产生的总线信号，对外通过片外单总线挂接M种存储器。

4.如权利要求1或3所述的对挂接在片外单总线上的多种存储器进行访问的方法，其特征在于所述译码单元由片选信号译码模块、读/写信号译码模块和读写次数译码模块构成；片选信号译码模块对DMA访存地址的高位进行译码时，判断该地址所属的子空间，然后激活相应的M个片选信号中的一个，用于选中片外单总线上相应的存储器；读/写信号译码模块根据访存地址的高位和访存请求进行译码，判断所要读写的存储器，发出相应的读/写启动命令信号给对应的存储控制器，启动存储控制器的读/写过程；读写次数译码模块根据访存数据宽度和控制寄存器组送来的存储器宽度参数进行译码，产生读/写次数信号；如果访存的数据宽度大于相应控制寄存器中已配置的存储器件宽度，读/写次数信号就会大于1，用于指示相应存储控制器的操作；假设访存数据宽度的最大值是M个存储器宽度中最小宽度的S倍，S一般是2的整数次幂，那么读/写次数信号的宽度应该设为log₂S位。

5.如权利要求1或3所述的对挂接在片外单总线上的多种存储器进行访问的方法，其特征在于所述控制寄存器组包括译码电路和M组控制寄存器，每组控制寄存器内包含若干个寄存器，用于配置一种存储器的控制参数，参数的类型和个数根据实际存储器的需要增减；每个控制寄存器的位宽一般设置为微处理器的字长，同时对应一个全局逻辑地址；CPU通过配置总线对各个控制寄存器的控制参数进行读/写；在读/写时，译码电路对配置总线上送来的读/写地址、读/写命令进行译码，产生读/写相应控制寄存器的命令信号；控制寄存器接受译码电路的命令信号：如果是写参数命令，则把配置总线上送来的数据写入寄存器的相应字段；如果是读参数命令，则把自己相应字段的数据输出到配置总线上，同时给出数据准备好信号。

6.如权利要求1或3所述的对挂接在片外单总线上的多种存储器进行访问的方法，其特征在于所述交叉开关是一组选择逻辑电路，由M路多选器构成，它根据M个片选信号对各个存储控制器送来的数据和控制信号进行多选一操作，如果第i个片选信号有效，则选择第i个存储控制器即被激活的存储控制器产生的数据和控制信号，输出到外部总线上，同时还输出M个片选信号，其中1≤i≤M。

7.如权利要求1所述的对挂接在片外单总线上的多种存储器进行访问的方法，其特征在于利用所述存储器接口对挂接在片外单总线上的多个存储器进行访问的方法是：在开始访存之前，CPU通过配置总线将各种存储器的控制参数写入控制寄存器组；在访存时，译码单元根据控制寄存器组提供的控制参数对访存地址、访存请求和访存数据宽度进行译码，激活M条片选信号中的一条，同时产生有效的读/写启动命令信号和读/写次数信号，输出给存储控制器；由于每次访存只访问其中一种存储器，因此只有相应的一个存储控制器被译码单元的读/写启动命令激活，其余的存储控制器不作响应；被激活的存储控制器根据访存数据、地址和控制参数，产生符合相应存储器时序要求的数据和控制信号，输出给交叉开关；交叉开关根据M条片选信号，选择相应存储控制器产生的数据和控制信号，输出到外部总线上；被有效片选信号选中的存储器响应外部总线上的信号，完成访存操作；其他未被片选信号选中的存储器不响应外部总线信号。

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