JPH02132695A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は、メモリ回路に関する。

く従来技術〉 従来のメモリ回路では、データバスのデータサイズが８
ビットでデータバスに接続されるメモリのデータサイズ
４ビットである場合のようにデータサイズが異なる場合
、４ビットに４ビットを加えて一致するように構成され
ている。

即ち、第３図に示すように、３２Ｋバイトメモリ回路５
０として、３２ＫＸ４ピット構成のメモリ５１．５２を
用い、ライト用のデータバッファ５３と、リード用のデ
ータバッファ５４と、ＣＡＳコントロール回路５５とを
備えている。ライトサイクルでは、アドレスバス５６か
らのアドレス信号をアドレスマルチブレクサ５７に与え
、メモリ５ｌ，５２をアドレス指定し、データバッファ
５３を介するデータバス５８からのデータについて、そ
の上位４ビットをメモリ５１に書き込み、その下位４ビ
ットをメモリ５２に書き込むようにしている。また、リ
ードサイクルにおいては、アドレスバス５６からのアド
レス信号をアドレスマルチブレクサ５７に与え、メモリ
５１．５２をアドレス指定し、メモリ５１からの上位４
ビットのデータと、メモリ５２からの下位４ビットのデ
ータとをデータパッファ５４を介してデータバス５８に
出力するようにしている。

しかし、上記の場合、例えば３２Ｋバイトメモリ回路と
して、メモリ容量的には、２５６Ｋメモリ１個で満たす
のに３２ＫＸ４ビット構成のメモリが２個必要となり、
高密度実装を行なうには、難点がある。

く発明の目的〉 本発明は、上述の技術的課題を解決し、メモリのデータ
サイズよりデータバスのデータサイズが大きい場合にお
いても少ないメモリ数で構成することができるメモリ回
路を提供することを目的とする。

く発明の構成〉 本発明は、このような目的を達成するために、次のよう
な構成をとる。

即ち、本発明のメモリ回路は、 予め定められたデータサイズのデータをリードおよびラ
イト可能なメモリと、 ライトサイクルにおいて、前記メモリのデータサイズよ
り大きいデータバスを介するデータをメモリのデータサ
イズに合うように時分割してメモリに出力するデータセ
レクタと、 リードサイクルにおいて、前記メモリから時分割して出
力されたデータを連結してデータバスのデータサイズに
台わせてデータバスに出力するデータラッチと、 前記ライトサイクルおよびリードサイクルにおいて、メ
モリを時分割した回数動作させるコラム・アドレス・ス
トロープコントロール回路とを含むものである。

この構成による作用は、次の通りである。

メモリは、予め定められたデータサイズのデータをリー
ドおよびライトする。

データセレクタは、ライトサイクルにおいて、前記メモ
リのデータサイズより大きいデータバスを介するデータ
をメモリのデータサイズに合うように時分割してメモリ
に出力する． データラッチは、リードサイクルにおいて、前記メモリ
から時分割して出力されたデータを連結してデータバス
のデータサイズに台わせてデータバスに出力する。

コラム・アドレス・ストローブコントロール回路は、前
記ライトサイクルおよびリードサイクルにおいて、メモ
リを時分割した回数動作させる。

く実施例〉 以下、図面によって本発明の実施例を説明する。

第１図は、本発明の一実施例の回路図である。

メモリ回路１は、予め定められたデータサイズのデータ
をリードおよびライト可能なメモリとしてのダイナミッ
クＲＡＭ２と、ライトサイクルにおいて、ダイナミック
ＲＡＭ２のデータサイズより大きいデータバス３を介す
るデータをダイナミックＲＡＭ２のデータサイズに合う
ように時分割してダイナミックＲＡＭ２に出力するデー
タセレクタ４と、リードサイクルにおいて、ダイナミッ
クＲＡＭ２から時分割して出力されたデータを連結して
データバス３のデータサイズに合わせてデータバス３に
出力するデータラッチ５と、ライトサイクルおよびリー
ドサイクルにおいて、ダイナミックＲＡＭ２を時分割し
た回数動作させるコラム・アドレス・ストロープ（以下
、ＣＡＳと記す。

）コントロール回路６とを含む。

ダイナミックＲＡＭ２は、６５５３６−ＷＯＲＤ　ＢＹ
　４−ＢＩＴのいわゆる２５６Ｋヒ゛・ソトのメモリで
あり、ベージモードを用いて３２Ｋバイトメモリとして
使用される。このダイナミックＲＡＭ２は、アドレス人
力ＡＯ−Ａ７、７百入力、σ■入力、ロウ・アドレス・
ストローブ（以下、ＲＡＳと記す。）入力、ＣＡＳ入力
および４ビットのデータ入出力ＤＱＩ〜ＤＱ４を有する
。

データバス３は、８ビットのデータサイズである。

データセレクタ４は、入力ＩＡ〜４Ａ、入力ＩＢ〜４Ｂ
、セレクト人力Ａ／Ｂ、イネーブル人力ｄおよび出力Ｉ
Ｙ〜４Ｙを有する。データセレクタ４のイネーブル人力
Ｇがハイレペルの場合には、セレクト人力Ａ／Ｂの如何
に拘らず出力ＩＹ〜４Ｙはハイインピーダンスとなる。

また、イネーブル入力百がローレベルの場合において、
セレクト人力Ａ／Ｂがローレベルのとき，この人力ＩＡ
〜４Ａに与えられるデータバス３の下位ビットのデータ
ＤＢＯ〜ＤＢ３を出力ＩＹ〜４ＹからダイナミックＲＡ
Ｍ２のデータ入出力ＤＱＩ〜ＤＱ４に出力する。さらに
、イネーブル人力σがローレベルの場合において、セレ
クト人力Ａ／Ｂがハイレペルのとき、この入力ＩＢ〜４
Ｂに与えられるデータバス３の上位ビットのデータＤＢ
４〜ＤＢ７を出力ＩＹ〜４ＹからダイナミックＲＡＭ２
のデータ入出力ＤＱＩ〜ＤＱ４に出力する。

データラッチ５は、入力ＩＤ〜４Ｄ、クロツク人力Ｃ、
ストローブ入力σおよび出力ＩＱ〜４Ｑを有する。デー
タラッチ５は、ストローブ入力Ｇがハイレペルの場合、
出力ＩＱ〜４Ｑをハイインピーダンスとする。ストロー
ブ入力σがローレベルの場合において、クロック人力Ｃ
がローレベルのときには、データラツチ５の入力ＩＤ〜
４Ｄに与えられるダイナミックＲＡＭ２の入出力Ｄ　Ｑ
　１〜ＤＱ４から出力をそのままその出力ＩＱ〜４Ｑか
らデータバス３の上位ビ・・ｌトＤＢ４〜ＤＢ７に４ビ
ットのデータを出力する。さらに、ストロープ入力百が
ローレベルの場合において、クロック人力Ｃがハイレペ
ルのときには、データラッチ５の入力ＩＤ〜４Ｄに与え
られるダイナミックＲＡＭ２の入出力ＤＱＩ〜ＤＱ４か
ら出力を保持し、保持したデータをその出力ＩＱ〜４Ｑ
からデータバス３の上位ビットＤＢ４〜ＤＢ７に４ビッ
トのデータを出力する。

ＣＡＳコントロール回路６は、ディレイライン７と、ゲ
ート８〜１２を備える。ディレイライン７は、与えられ
たびＩ“信号を出力１〜４から順次遅延させて出力する
。ディレイライン７の出力１からの信号は、アドレスマ
ルチブレクサ１３のセレクト人力Ａ／Ｂに与えられる。

ディレイライン７の出力２からのイ言号は、ゲート１０
の一方の入力に与えられる。ディレイライン７の出力３
からの信号は、アドレスマルチブレクサ１３の入力８Ａ
、データセレクタ４のセレクト人力Ａ／Ｂおよびケート
１０の池方の人力に与えられる。ディレイライン７の出
力４からの信号は、ゲート８の一方の入力に与えられる
。σ１一信号は、ゲート８の他方の入力、ゲート９およ
びゲート１４の一方の入力に与えられる。ゲート９およ
びゲート１０からの出力は、ゲート１１の入力にそれぞ
れ与えられる。ゲート１１からの出力は、ゲート１２の
一方の人力およびデータラッチ５のクロック人力Ｃに与
えられる。ゲート８からの出力は、ゲート１２の他方の
入力に与えられる。ゲート１２からの出力は、ＣＡＳ信
号として、ダイナミックＲＡＭ２のＣＡＳ入力に与えら
れる。

ＲＥＦ信号は、ケート１４の他方の入力に与えられる。

ゲート１４からの出力は、Ｒ　Ａ　Ｓ　ｆｓ号として、
ダイナミックＲＡＭ２のＲＡＳ入力に与えられる。

ｒ百信号は、ダイナミックＲＡＭ２の６下入力、データ
パッファ１５の入力σおよびデータラッチ５のストロー
ブ入力σに与えられる。データバッファ１５は、入力Ａ
１〜Ａ４および出力Ｙ１〜Ｙ４も有する。このデータパ
ッファｌ５は、入力σがローレベルの場合には、出力Ｙ
１〜Ｙ４をハイインピーダンスとする。また、入力σが
ハイレベルの場合には、ダイナミックＲＡＭ２の入出力
ＤＱ１〜ＤＱ４からの出力をこの入力Ａ１〜Ａ４で受け
、この出力Ｙ１〜Ｙ４からデータバス３の下位ビットＤ
ＢＯ〜ＤＢ３に４ビットのデータを出力する。

ＷＥＩ号は、ダイナミックＲＡＭ２の訂入力およびデー
タセレクタ４のセレクト人力λ／Ｂに与えられる。

アドレスバス１６を介するロウアドレスＡＢＯ〜ＡＢ７
信号はアドレスマルチブレクサ１３の入力ＩＢ〜８Ｂに
与えられ、アドレスバス１６を介するコラムアドレスＡ
Ｂ８〜ＡＢ１４信号はアドレスマルチブレクサ１３の入
力ＩＡ〜７Ａに与えられる。アドレスマルチブレクサ１
３は、ストローブ入カ百および出カＩＹ〜８Ｙも有する
。ストローブ入力Ｇは接地される。アドレスマルチブレ
クサ１３は、セレクト人力Ａ／Ｂがローレベルの場合に
は、入力ＩＡ〜８Ａに与えられるコラムアドレスＡＢ８
〜ＡＢ１４信号およびディレイライン７の出力３からの
出力をこの出力ＩＹ〜８ＹからダイナミックＲＡＭ２の
アドレス人力ＡＯ　−Ａ７に与える。また、セレクト人
力Ａ／Ｂがハイレベルの場合には、入力ＩＡ〜８Ａに与
えられるロウアドレスＡＢＯ〜ＡＢ７信号をこの出力Ｉ
Ｙ〜８ＹからダイナミックＲＡＭ２のアドレス人力ＡＯ
−Ａ７に与える。

このようなσ■信号、ＲＥＦ信号、ＲＤ信号、ＷＥ信号
、アドレス信号は、図示しないＣＰＵ等から出力される
。また、データバス３を介するデータのリード・ライト
もこのＣＰＵ等である。

このように構成されたメモリ回路１において、ライトサ
イクルでは、ＲＤ信号は常にハイレベル、ＷＥｆｉ号は
ＣＰＵ等がデータバス３に出力したデータが有効なとき
、第２図（１０）に示すように、ローレベルになり、ま
た、σＴ信号はアドレスバス１６にダイナミックＲＡＭ
２に割り当てたアドレスが出力されたとき、第２図（１
）に示すように、ローレベルになる。

初期状態では、アドレスマルチブレクサ１３のセレクト
人力Ａ／Ｂはハイレベルとなっており、ダイナミックＲ
ＡＭ２のアドレス人力ＡＯ〜Ａ７には、アドレスマルチ
ブレクサ１３のデータＡＢＯ〜ＡＢ７が出力される。

σ丁信号がローレベルになると、ゲート１４の出力によ
ってダイナミックＲＡＭ２のＲＡＳ入力は第２図（６）
に示すようにローレベルとなり、ダイナミックＲＡＭ２
はアドレス人力ＡＯ〜Ａ７に入力されているロウ・アド
レスＡＢＯ−ＡＢ７を第２図（８）　（９）に示すよう
に内部に取り込む。また、ディレイライン７は出力１〜
出力４から第２図（２）〜（５）に示すように、一定時
間順次遅延させてローレベルにする。ディレイライン９
の出力ｌがローレベルになるとアドレスマルチブレクサ
１３の出力がハイレペルからローレベルに切り替わり、
ダイナミックＲＡＭ２のＡＯ−Ａ６にアドレスバスのＡ
Ｂ８〜ＡＢ　１　４が、Ａ７に第２図（９）に示すよう
に「１」が出力される。Ｖπ信号は、データセレクタ４
のイネーブル人力σをローレベルにし、ダイナミックＲ
ＡＭ２のデータ入出力ＤＱＩ〜ＤＱ４にデータセレクタ
４のＩＢ〜４Ｂに入力されているデータバスの上位４ピ
ットのデータＤＢ４〜ＤＢ７が出力される。

ディレイライン７の出力１、出力２がローレベル、かつ
、出力３がハイレベルの期間、ゲート１１の出力がロー
レベルとなり、ゲート１２は、第２図（７）に示すよう
に、ローレベルを出力する。

これによってダイナミックＲＡＭ２は、第２図（１１）
に示すように、上位４ピットのデータＤＢ４〜ＤＢ７を
メモリセルに書き込む。

ディレイライン７の出力３のハイレベルからローレベル
の遷移で、データセレクタ４のセレクト人力Ａ／Ｂはロ
ーレベルとなり、ダイナミックＲＡＭ２のデータ入出力
ＤＱＩ〜ＤＱ４にデータバス３の下位４ビットのデータ
ＤＢＯ−ＤＢ３が出力される。また、このときアドレス
マルチブレクサ１３の入力８Ａもローレベルとなり、ダ
イナミックＲＡＭ２のＡ７には第２図（９）に示すよう
に「０」が出力される。ディレイライン７の出力３がロ
ーレベルかつ出力４がハイレベルの期間ゲート１４の出
力はハイレベルとなり、これによってダイナミックＲＡ
Ｍ２のＣＡＳ入力は、第２図（７）に示すように、ハイ
レベルになる。

ディレイライン７の出力４のローレベルへの遷移で、ゲ
ート８はローレベルを出力し、これによってゲート１２
は再び第２図（７）に示すようにローレベルを出力し、
ダイナミックＲＡＭ２は第２図（８）（９）に示すよう
に新しいコラムアドレスを取り込み、下位４ビットのデ
ータを内部に書き込む。

このようにして、８ビットのデータが時分割されてダイ
ナミックＲＡＭ２に書き込まれる。

ＣＰＵ等のライトサイクルが終了し、Ｃ　Ｅ　｛ｉ号お
よびＷＥ１信号がハイレペルとなると、ケートｌ４、ゲ
ート１２はハイレベルとなる。また、ディレイライン７
の出力１〜４もＩｌｌｆｆ次ハイレベルとなり、アドレ
スマルチブレクサ１３の出力は初期状態に戻り、データ
セレクタ４の出力はハイインビ一ダンスになる。

リードサイクルにおいては、Ｗ１一信号は常にハイレベ
ル、ＲＤ信号はＣＰＵ等がデータバス３に出力されたデ
ータを取り込むとき第２図（１３）に示すようにローレ
ベルになり、また、σ■信号はアドレスバス１６にダイ
ナミックＲＡＭ２に割り当てたアドレスが出力されたと
きローレベルになる。

アドレスマルチブレクサ１３の切り替えタイミングおよ
びダイナミックＲＡＭ２のＣ　−Ａ　Ｓコントロールタ
イミングは、ライトサイクルと同じである。リードサイ
クルでは、データセレクタ４はディスイネーブルとなり
、出力はハイインピーダンス状態となる。代わって、デ
ータラッチ５およびデータバッファ６がイネーブルとな
る。

ディレイライン７の出力２のハイレベルからローレベル
への遷移で、ダイナミックＲ　Ａ　Ｍ　２のデータ入出
力ＤＱＩ〜ＤＱ４から第２図（１４）に示すように上位
４ビットのデータが出力されデータラッチ５を通じてデ
ータバス３のＤＢ４〜ＤＢ７に出力する。ディレイライ
ン７の出力３のハイレベルからローレベルへの遷移で、
ケート１１はデータラッチ５のクロック人力Ｃに第２図
（１２）に示すようにハイレベルの信号を出力し、デー
タラツチ５はダイナミックＲＡＭ２から出力された上位
データをＲ　Ｄ　ｔＮ号がローレベルの期間保持する。

ディレイライン７の出力４がハイレベルから口一レベル
への遷移でＣＡＳ信号は再び立ち下がり、ダイナミック
ＲＡＭ２のデータ入出力ＤＱＩ〜ＤＱ４から第２図（１
５）に示すように下位４ビットのデータが出力され、デ
ータバッファ１５を通じてデータバスのＤＢＯ〜ＤＢ３
に出力する。

このようにして、８ビットのデータが連結されてデータ
バスに出力される。

ＣＰＵ等のリードサイクル′がｋ了しＣＥ｛言号および
Ｒ　Ｄ　｛ｉ号がハイレベルになると、ケート１４、ゲ
ート１２はハイレベルとなる。また、ディレイライン７
の出力１〜４も順次ハイレベルとなり、アドレスマルチ
プレクサ１３の出力は初期状態に戻り、データラッチ５
およびデータバッファｌ５の出力はハイインピーダンス
になる。

なお、この実施例では、データバス３のデータサイズを
８ビットとして構成したが、本発明の池の実施例として
、１６ビット等としてメモリ回路を構成するようにして
もよい。

また、メモリも他のメモリサイズのものを用いて、メモ
リ回路を構成するようにしてもよい。

く発明の効果〉 以上のように本発明によれば、予め定められたデータサ
イズのデータをリードおよびライト可能なメモリと、ラ
イトサイクルにおいて、前記メモリのデータサイズより
大きいデータバスを介するデータをメモリのデータサイ
ズに合うように時分割してメモリに出力するデータセレ
クタと、リードサイクルにおいて、前記メモリから時分
割して出力されたデータを連結してデータバスのデータ
サイズに台わせてデータバスに出力するデータラッチと
、前記ライトサイクルおよびリードサイクルにおいて、
メモリを時分割した回数動作させるコラム・アドレス・
ストローブコントロール回路とを含むようにしているの
で、メモリのデータサイズよりデータバスのデータサイ
ズが大きい場合においても少ないメモリ数で構成するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図であり、第２図は第
１の動作を説明するためのタイミング図であり、第３図
は従来の回路図である。 １・・・メモリ回路、２・・・ダイナミックＲＡＭ、３
・・・データバス、４・・・データセレクタ、５・・・
データラッチ、６・・・ＣＡＳコントロール回路。

Claims (1)

1. 【特許請求の範囲】 予め定められたデータサイズのデータをリードおよびラ
   イト可能なメモリと、 ライトサイクルにおいて、前記メモリのデータサイズよ
   り大きいデータバスを介するデータをメモリのデータサ
   イズに合うように時分割してメモリに出力するデータセ
   レクタと、 リードサイクルにおいて、前記メモリから時分割して出
   力されたデータを連結してデータバスのデータサイズに
   台わせてデータバスに出力するデータラッチと、 前記ライトサイクルおよびリードサイクルにおいて、メ
   モリを時分割した回数動作させるコラム・アドレス・ス
   トローブコントロール回路とを含むことを特徴とするメ
   モリ回路。