KR940013061A - 타임스위치의 메모리 억세스회로 - Google Patents

타임스위치의 메모리 억세스회로 Download PDF

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KR940013061A
KR940013061A KR1019920021785A KR920021785A KR940013061A KR 940013061 A KR940013061 A KR 940013061A KR 1019920021785 A KR1019920021785 A KR 1019920021785A KR 920021785 A KR920021785 A KR 920021785A KR 940013061 A KR940013061 A KR 940013061A
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정용문
삼성전자 주식회사
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

교환시스템에 있어서 타임스위치 회로에 관한 것으로, 특히 교환시스템에서 정상적인 교환동작을 수행하면서 CPU가 타임스위치의 메모리를 억세스하는 타임스위치의 메모리 억세스 회로에 관한 것이다.
교환시스템의 타임스위치에서 시스템클럭의 한주기를 3개의 입출력 구간으로 나누어 타임스위치를 정상적으로 동작시키면서 제어부가 시스템의 유지관리 목적으로 스피치 메모리 및 커넥터 메모리의 상태를 읽어 들일 수 있도록 함으로서 교환시스템을 효율적으로 운용한다.

Description

타임스위치의 메모리 억세스회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 타임스위치 회로도,
제3도는 본 발명에 따른 타임스위치의 메모리 억세스 동작 파형도.

Claims (1)

  1. 교환시스템에서 타임스위치의 메모리 엑세스 회로에 있어서, 상기 타임스위치의 스위칭 동작을 제어하며, 메모리 억세스를 위한 어드레스 및 제어신호를 발생하는 제어부(32)와, 순차적으로 들어오는 각 채널데이타를 고유의 어드레스에 저장하고 다시 이를 스위칭 어드레스에 따라 읽어서 출력하는 스피치메모리(20)와, 채널 데이타를 저장하기 위해 상기 스피치메모리(20)의 라이트(Write) 어드레스를 발생하는 제1카운터(26)와, 상기 스피치메모리(20)를 읽고자 할때 상기 제어부(32)에서 발생된 어드레스를 일시적으로 저장하여 상기 스피치 메모리(3)의 어드레스 입력에 인가하는 제1어드레스래치(28)와, 각 채널간의 스위칭 어드레스를 저장하는 커넥션메모리(7)와, 상기 커넥션 메모리(21)에 저장되어 있는 한 주기 앞서서 미리 읽은 스위칭 어드레스를 저장하는 커넥션 메모리 래치(29)와, 상기 제1어드레스래치(28)에서 출력된 리드(Read) 어드레스와 상기 커넥션 메모리(29)에서 래치출력된 라이트(Write) 어드레스를 입력하여 상기 제어부(32)의 제어신호에 의해 선택 출력하는 제2MUX(23)와, 상기 제1카운터(26)에서 발생된 라이트 어드레스와 상기 제2MUX(23)에서 선택 출력된 어드레스를 상기 스피치메모리(20)의 어드레스입력으로 인가하기 위한 제1MUX(22)와, 상기 커넥션 메모리(21)에 저장되어 있는 각 채널의 스위칭 어드레스를 순차적으로 읽어내기 위한 어드레스를 생성하는 제2카운터(27)와, 상기 어드레스래치(28)에서 래치출력된 라이트 어드레스와 상기 제2카운터(27)에서 발생된 리드어드레스를 입력하여 상기 제어부(32)의 제어신호에 의해 선택출력하여 상기 커넥션 메모리(21)의 어드레스 입력으로 인가하는 제3MUX(24)와, 상기 제어부(32)에서 상기 스피치메모리(3)를 읽고자 할 때 상기 스피치메모리(20)의 내용을 래치출력하는 제1래치(30)와, 상기 제어부(32)에서 상기 커넥션 메모리(21)를 읽고자 할 때 상기 커넥션 메모리(23)의 내용을 래치출력하는 제1래치(30)와, 상기 제1래치(30)의 출력신호와 상기 제2래치(31)의 출력신호를 입력하여 상기 제어부(32)의 제어신호에 의해 선택하여 상기 제어부(32)의 데이타버스로 출력하는 제4MUX(25)로 구성함을 특징으로 하는 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920021785A 1992-11-19 1992-11-19 타임스위치의 메모리 억세스회로 KR100205589B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100309257B1 (ko) * 1999-12-29 2001-09-28 서평원 교환기에서 멀티 채널데이터 그룹 스위칭 방법 및 그 장치

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