JPH064463A - バスの制御装置 - Google Patents
バスの制御装置Info
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- JPH064463A JPH064463A JP16297392A JP16297392A JPH064463A JP H064463 A JPH064463 A JP H064463A JP 16297392 A JP16297392 A JP 16297392A JP 16297392 A JP16297392 A JP 16297392A JP H064463 A JPH064463 A JP H064463A
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Abstract
(57)【要約】
【目的】 コンピュータのレジスタのアドレス空間にデ
バイスデータをマッピングする際にデバイスのバス幅が
コンピュータのバス幅より小さくしても無駄なアドレス
空間を発生させない様なバスの制御装置を得る。 【構成】 コンピュータ１のバス幅より小さいデバイス
６をバスに接続する際にバス切換器２を設けてアクセス
アドレス情報によりデータバスを切換制御する。
バイスデータをマッピングする際にデバイスのバス幅が
コンピュータのバス幅より小さくしても無駄なアドレス
空間を発生させない様なバスの制御装置を得る。 【構成】 コンピュータ１のバス幅より小さいデバイス
６をバスに接続する際にバス切換器２を設けてアクセス
アドレス情報によりデータバスを切換制御する。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータ（ＣＰＵ）
のアドレス空間にデバイスデータをマッピングする際の
バスの制御装置に関する。
のアドレス空間にデバイスデータをマッピングする際の
バスの制御装置に関する。
【０００２】
【従来の技術】従来から、例えば３２ビットのＣＰＵに
１６ビットのデバイス及び３２ビットのデバイス等を接
続させる様に、ＣＰＵのバス幅よりデバイスである資源
のバス幅が小さいか等しい様なデバイスのマッピング方
法としては図１２に示す様な資源割当てが行なわれてい
た。図１２は通常の例えば、３２ビットのＣＰＵにデバ
イス情報Ｒ１，Ｒ２，Ｒ３，Ｒ４を持つ１６ビットのデ
バイスと同じくデバイス情報Ｒ５，Ｒ６を持つ３２ビッ
トのデバイスを混在させた場合のレジスタのマッピング
状態を示している。
１６ビットのデバイス及び３２ビットのデバイス等を接
続させる様に、ＣＰＵのバス幅よりデバイスである資源
のバス幅が小さいか等しい様なデバイスのマッピング方
法としては図１２に示す様な資源割当てが行なわれてい
た。図１２は通常の例えば、３２ビットのＣＰＵにデバ
イス情報Ｒ１，Ｒ２，Ｒ３，Ｒ４を持つ１６ビットのデ
バイスと同じくデバイス情報Ｒ５，Ｒ６を持つ３２ビッ
トのデバイスを混在させた場合のレジスタのマッピング
状態を示している。
【０００３】即ち、アドレス０×００，０×０４，０×
０８，０×０Ｃに対し、３２ビットの下位の１６ビット
のデータＤ０〜Ｄ１５側（以下、下位ワードと記す）の
みに１６ビットのデバイスのデバイス情報Ｒ１，Ｒ２，
Ｒ３，Ｒ４を格納し、３２ビットのうち残りの１６ビッ
トの上位データＤ１６〜Ｄ３１側（以下、上位ワードと
記す）は空状態と成される。
０８，０×０Ｃに対し、３２ビットの下位の１６ビット
のデータＤ０〜Ｄ１５側（以下、下位ワードと記す）の
みに１６ビットのデバイスのデバイス情報Ｒ１，Ｒ２，
Ｒ３，Ｒ４を格納し、３２ビットのうち残りの１６ビッ
トの上位データＤ１６〜Ｄ３１側（以下、上位ワードと
記す）は空状態と成される。
【０００４】更に、アドレス０×１０，０×１４に対
し、３２ビットのデバイスの１ワードのデバイス情報Ｒ
５，Ｒ６を格納している。
し、３２ビットのデバイスの１ワードのデバイス情報Ｒ
５，Ｒ６を格納している。
【０００５】この様なレジスタへの格納状態をソフトウ
エアモデルの（データ構造体：Ｃ言語）で表現すると図
１３の如く表すことになる。ここで、ｓｈｏｒｔは１６
ビットのデバイスをｉｎｔは３２ビットのデバイスを示
し、Ｐａｄ０, Ｐａｄ１, Ｐａｄ２，Ｐａｄ３の様にア
ドレス空間を空けるための穴埋め用変数であり、上位ワ
ードを埋める穴埋め用変数Ｐａｄ１〜Ｐａｄ３を必要と
する。
エアモデルの（データ構造体：Ｃ言語）で表現すると図
１３の如く表すことになる。ここで、ｓｈｏｒｔは１６
ビットのデバイスをｉｎｔは３２ビットのデバイスを示
し、Ｐａｄ０, Ｐａｄ１, Ｐａｄ２，Ｐａｄ３の様にア
ドレス空間を空けるための穴埋め用変数であり、上位ワ
ードを埋める穴埋め用変数Ｐａｄ１〜Ｐａｄ３を必要と
する。
【０００６】
【発明が解決しようとする課題】上述の従来構成で説明
した様に、３２ビットのＣＰＵに１６ビットのデバイス
を接続する様な場合、３２ビットの上位１６ビットのレ
ジスタのアドレス空間は空と成されるために、このアド
レス空間は２倍の領域を消費することになる。
した様に、３２ビットのＣＰＵに１６ビットのデバイス
を接続する様な場合、３２ビットの上位１６ビットのレ
ジスタのアドレス空間は空と成されるために、このアド
レス空間は２倍の領域を消費することになる。
【０００７】更に、ＣＰＵが有するエンディアン（ENDI
AN）方式の問題がある。即ち、ＣＰＵのバス幅に比べ
て、小さいバス幅を有するデバイスを接続する場合に上
述では３２ビットの下位ワード側にデバイス情報（以下
資源と記す）Ｒ１，Ｒ２，Ｒ３，Ｒ４を格納し、上位側
を空としたリトル、エンディアン方式について説明した
が、３２ビットの上位ワード側に資源Ｒ１，Ｒ２，Ｒ
３，Ｒ４を格納し、下位ワードを空とする様なビック、
エンディアン方式があり、この様な割り当て方法は製造
メーカの設計によって異なるために、例えば複数のＣＰ
Ｕが共通の資源をアクセスする場合には、資源位置が混
合されて多くの問題が生ずる。
AN）方式の問題がある。即ち、ＣＰＵのバス幅に比べ
て、小さいバス幅を有するデバイスを接続する場合に上
述では３２ビットの下位ワード側にデバイス情報（以下
資源と記す）Ｒ１，Ｒ２，Ｒ３，Ｒ４を格納し、上位側
を空としたリトル、エンディアン方式について説明した
が、３２ビットの上位ワード側に資源Ｒ１，Ｒ２，Ｒ
３，Ｒ４を格納し、下位ワードを空とする様なビック、
エンディアン方式があり、この様な割り当て方法は製造
メーカの設計によって異なるために、例えば複数のＣＰ
Ｕが共通の資源をアクセスする場合には、資源位置が混
合されて多くの問題が生ずる。
【０００８】即ち、異なるバス幅を有する複数のＣＰＵ
が、同一のデバイスを共有制御する様な場合には、バス
幅の小さいＣＰＵに合せて配置されているデバイスをバ
ス幅の大きいＣＰＵが制御しようとしてアドレスを参照
すると、アドレスのピットがシフトしてしまうためにデ
ータ構造体（Ｃ言語）のレジスタモデルが図１３に示す
様に複雑に成るだけでなく、バス幅の小さいＣＰＵとバ
ス幅の大きいＣＰＵで共通化出来なくなり、ソフトウエ
ア作成時の効率を著しく低下させる等の問題があった。
が、同一のデバイスを共有制御する様な場合には、バス
幅の小さいＣＰＵに合せて配置されているデバイスをバ
ス幅の大きいＣＰＵが制御しようとしてアドレスを参照
すると、アドレスのピットがシフトしてしまうためにデ
ータ構造体（Ｃ言語）のレジスタモデルが図１３に示す
様に複雑に成るだけでなく、バス幅の小さいＣＰＵとバ
ス幅の大きいＣＰＵで共通化出来なくなり、ソフトウエ
ア作成時の効率を著しく低下させる等の問題があった。
【０００９】本発明は叙上の問題点を解消するために成
されたもので、その目的とするところはＣＰＵのレジス
タのアドレス空間を有効に使用し、データの構造体を共
通化出来るバス制御装置を得る様にしたものである。
されたもので、その目的とするところはＣＰＵのレジス
タのアドレス空間を有効に使用し、データの構造体を共
通化出来るバス制御装置を得る様にしたものである。
【００１０】
【課題を解決するための手段】本発明の第１の発明は、
その例が図１に示されている様に、２n ビットのバス幅
を有するコンピュータ１と、このコンピュータ１のデー
タバスに接続され、複数の入出力ポートを有し、任意ポ
ートの選択が可能なバス切換器２と、このバス切換器２
に接続された２m （２m ≦２n ）ビットのバス幅を有す
る複数のデバイス５及び６と、コンピュータ１からアド
レスが供給されアドレスデコードデータを出力するアド
レスデコーダ４と、このアドレスデコーダ４からのアド
レスデコードデータが供給される制御回路３とを具備
し、この制御回路３からの制御信号に基づいてバス切換
器２を切換制御して成ることを特徴とするバス制御装置
である。
その例が図１に示されている様に、２n ビットのバス幅
を有するコンピュータ１と、このコンピュータ１のデー
タバスに接続され、複数の入出力ポートを有し、任意ポ
ートの選択が可能なバス切換器２と、このバス切換器２
に接続された２m （２m ≦２n ）ビットのバス幅を有す
る複数のデバイス５及び６と、コンピュータ１からアド
レスが供給されアドレスデコードデータを出力するアド
レスデコーダ４と、このアドレスデコーダ４からのアド
レスデコードデータが供給される制御回路３とを具備
し、この制御回路３からの制御信号に基づいてバス切換
器２を切換制御して成ることを特徴とするバス制御装置
である。
【００１１】本発明の第２の発明は、その例が図８に示
されている様に、２n ビットのバス幅を有するデバイス
を制御する第１のコンピュータ１Ａと、２m （２m ＜２
n ）ビットのバス幅を有するデバイスを制御する第２の
コンピュータ１Ｂと、第１及び第２のコンピュータ１Ａ
及び１Ｂ間のデータバスに接続され、入出力ポートを有
し、任意ポートの選択が可能なバス切換器２と、第１及
び第２のコンピュータ１Ａ及び１Ｂからアドレスが供給
され、アドレスデコードデータを出力する第１及び第２
のアドレスデコーダ４Ａ及び４Ｂと、この第１及び第２
のアドレスデコーダ４Ａ及び４Ｂからの第１及び第２の
アドレスデコードデータが供給される制御回路と、第１
及び第２のコンピュータ１Ａ及び１Ｂからのアドレス間
に介在され、制御回路で制御されるバス方向切換器７と
を具備し、制御回路３からの制御信号に基づいてバス切
換器２を切換制御して成ることを特徴とするバス制御装
置である。
されている様に、２n ビットのバス幅を有するデバイス
を制御する第１のコンピュータ１Ａと、２m （２m ＜２
n ）ビットのバス幅を有するデバイスを制御する第２の
コンピュータ１Ｂと、第１及び第２のコンピュータ１Ａ
及び１Ｂ間のデータバスに接続され、入出力ポートを有
し、任意ポートの選択が可能なバス切換器２と、第１及
び第２のコンピュータ１Ａ及び１Ｂからアドレスが供給
され、アドレスデコードデータを出力する第１及び第２
のアドレスデコーダ４Ａ及び４Ｂと、この第１及び第２
のアドレスデコーダ４Ａ及び４Ｂからの第１及び第２の
アドレスデコードデータが供給される制御回路と、第１
及び第２のコンピュータ１Ａ及び１Ｂからのアドレス間
に介在され、制御回路で制御されるバス方向切換器７と
を具備し、制御回路３からの制御信号に基づいてバス切
換器２を切換制御して成ることを特徴とするバス制御装
置である。
【００１２】
【作用】本発明の第１のバス制御装置によれば、ＣＰＵ
よりバス幅の小さい資源をレジスタのアドレスにマッピ
ングする際に、１ワード中に見掛け上つめて資源を格納
し、データ領域の圧縮を行なう様にしたので、ＣＰＵの
アドレス空間を有効に利用することの出来るものが得ら
れる。
よりバス幅の小さい資源をレジスタのアドレスにマッピ
ングする際に、１ワード中に見掛け上つめて資源を格納
し、データ領域の圧縮を行なう様にしたので、ＣＰＵの
アドレス空間を有効に利用することの出来るものが得ら
れる。
【００１３】本発明の第２のバス制御装置によれば、異
なるバス幅を持つ複数のＣＰＵが同一のデバイスを共有
し、夫々のＣＰＵで制御する場合にデータ構造体のレジ
ストモデルを共通化することが可能となるため、ＣＰＵ
のバス幅を意識することなく、ソフトウエアを完成させ
ることが出来る。
なるバス幅を持つ複数のＣＰＵが同一のデバイスを共有
し、夫々のＣＰＵで制御する場合にデータ構造体のレジ
ストモデルを共通化することが可能となるため、ＣＰＵ
のバス幅を意識することなく、ソフトウエアを完成させ
ることが出来る。
【００１４】
【実施例】以下、本発明のバス制御装置の一実施例を図
１乃至図７で詳記する。
１乃至図７で詳記する。
【００１５】図１は本発明のバス制御装置で、１つのＣ
ＰＵに異なるバス幅を有するデバイスを接続して制御さ
せる場合の一実施例を示す系統図である。
ＰＵに異なるバス幅を有するデバイスを接続して制御さ
せる場合の一実施例を示す系統図である。
【００１６】図１で１は例えば３２ビットのＣＰＵであ
り、このＣＰＵ１のプロセッサ側のデータバスを下位側
の１６ビットＰＤ０〜ＰＤ１５と上位側ＰＤ１６〜ＰＤ
３１（上下ワード）とし、このバスの一端をバス切換器
（ＢU5．Ｅ×changer:ＢＥＸ）２の入力ポートＡ，Ｂに
接続する。
り、このＣＰＵ１のプロセッサ側のデータバスを下位側
の１６ビットＰＤ０〜ＰＤ１５と上位側ＰＤ１６〜ＰＤ
３１（上下ワード）とし、このバスの一端をバス切換器
（ＢU5．Ｅ×changer:ＢＥＸ）２の入力ポートＡ，Ｂに
接続する。
【００１７】このＢＥＸ２の出力ポートＸ，ＹはＩ／Ｏ
空間の下位ワードの１６ビットのデータバスＬＤ０〜Ｌ
Ｄ１５と、上位ワードの１６ビットのデータバスＬＤ１
６〜ＬＤ３１に接続されている。
空間の下位ワードの１６ビットのデータバスＬＤ０〜Ｌ
Ｄ１５と、上位ワードの１６ビットのデータバスＬＤ１
６〜ＬＤ３１に接続されている。
【００１８】上位及び下位ワード用のデータバスＬＤ０
〜ＬＤ１５及びＬＤ１６〜ＬＤ３１の他端は３２ビット
のデバイス５に接続され、下位又は上位ワード用の１６
ビットデータバスＬＤ０〜ＬＤ１５又はＬＤ１５〜ＬＤ
３１のいずれかには１６ビットのデバイス６が接続され
ている。
〜ＬＤ１５及びＬＤ１６〜ＬＤ３１の他端は３２ビット
のデバイス５に接続され、下位又は上位ワード用の１６
ビットデータバスＬＤ０〜ＬＤ１５又はＬＤ１５〜ＬＤ
３１のいずれかには１６ビットのデバイス６が接続され
ている。
【００１９】又、３２ビットのＣＰＵ１のアドレスバス
ＰＡがアドレスデコーダ４に接続されている。
ＰＡがアドレスデコーダ４に接続されている。
【００２０】このアドレスバスＰＡで３２ビットのワー
ド中の１６ビットの位置を以後、本明細書ではＰＡ２で
表すものとする。
ド中の１６ビットの位置を以後、本明細書ではＰＡ２で
表すものとする。
【００２１】アドレスデコーダ４はＣＰＵ１からのアド
レスをデコードしてアドレスデコードデータを制御回路
３に出力する。
レスをデコードしてアドレスデコードデータを制御回路
３に出力する。
【００２２】制御回路３はＣＰＵ１によってコントロー
ルされると共にアドレスデコーダ４からのアドレスデコ
ードデータに基づいて、各デバイス５又は６を選択する
信号を出力すると共に，各デバイス５又は６のバス幅を
調べる、例えば１６ビットデバイス６並に３２ビットデ
バイス５の資源を夫々Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 並に
Ｒ 5 ，Ｒ6 とすると、この資源によりバス幅の判断を行
ってＢＥＸ２を切り換える制御信号をＢＥＸ２に供給す
る。
ルされると共にアドレスデコーダ４からのアドレスデコ
ードデータに基づいて、各デバイス５又は６を選択する
信号を出力すると共に，各デバイス５又は６のバス幅を
調べる、例えば１６ビットデバイス６並に３２ビットデ
バイス５の資源を夫々Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 並に
Ｒ 5 ，Ｒ6 とすると、この資源によりバス幅の判断を行
ってＢＥＸ２を切り換える制御信号をＢＥＸ２に供給す
る。
【００２３】このＢＥＸ２は、上述の例では２ポートの
入力Ａ，Ｂと２ポート出力Ｘ，Ｙを設けた場合を説明し
たが、６４ビットを１ワードとする場合に入出力ポート
を８ビット単位に切換える様に入出力ポートを４個ずつ
にする様に接続してもよく、要は複数の入出力ポートが
あって、夫々のポートが反対側の任意のポートをｎ：１
で選択出来ればよい。
入力Ａ，Ｂと２ポート出力Ｘ，Ｙを設けた場合を説明し
たが、６４ビットを１ワードとする場合に入出力ポート
を８ビット単位に切換える様に入出力ポートを４個ずつ
にする様に接続してもよく、要は複数の入出力ポートが
あって、夫々のポートが反対側の任意のポートをｎ：１
で選択出来ればよい。
【００２４】例えば、８ビットの入力ポートが３つあっ
た場合、これらの３入力ポートの各ビット毎の３ビット
を１ビット分の出力として８ビット分の出力ポートを構
成させる様にすればよい。
た場合、これらの３入力ポートの各ビット毎の３ビット
を１ビット分の出力として８ビット分の出力ポートを構
成させる様にすればよい。
【００２５】上述の構成に於ける動作のフローチャート
を図２に、夫々の動作時の資源の流れを図３乃至図５
に、更にレジスタのマッピング時の資源構成とレジスタ
の構造体のソフトウエアを図６及び図７に示し、以下こ
れらを説明する。
を図２に、夫々の動作時の資源の流れを図３乃至図５
に、更にレジスタのマッピング時の資源構成とレジスタ
の構造体のソフトウエアを図６及び図７に示し、以下こ
れらを説明する。
【００２６】図２は本例の流れ図を示すもので、ＣＰＵ
１がアクセスを開始するスタート状態から第１ステップ
ＳＴ１に進められると、制御回路３はＣＰＵ１が３２ビ
ットのデバイス６をアクセスするのかをみる。ここでＮ
Ｏであれば更に、第２ステップＳＴ２に進んで、ＣＰＵ
１が１６ビットのデバイス５をアクセスするものかをみ
る。ここでもＮＯであれば第３ステップＳＴ３に進んで
別処理に入り、第３ステップＳＴ３の別処理後はエンド
に至る。
１がアクセスを開始するスタート状態から第１ステップ
ＳＴ１に進められると、制御回路３はＣＰＵ１が３２ビ
ットのデバイス６をアクセスするのかをみる。ここでＮ
Ｏであれば更に、第２ステップＳＴ２に進んで、ＣＰＵ
１が１６ビットのデバイス５をアクセスするものかをみ
る。ここでもＮＯであれば第３ステップＳＴ３に進んで
別処理に入り、第３ステップＳＴ３の別処理後はエンド
に至る。
【００２７】第２ステップＳＴ２で３２ビットデバイス
５がアクセスされているＹＥＳの場合には第４ステップ
ＳＴ４に示す様にＢＥＸ２のＡ及びＢの入力ポートとＸ
及びＹの出力ポートを直結することで図５に示す様に３
２ビットのデバイス５に資源のアクセスを行なうことが
可能と成り、３２ビットデバイス５へのリード及びライ
トが可能となる。第４ステップ終了後はエンドに至る。
５がアクセスされているＹＥＳの場合には第４ステップ
ＳＴ４に示す様にＢＥＸ２のＡ及びＢの入力ポートとＸ
及びＹの出力ポートを直結することで図５に示す様に３
２ビットのデバイス５に資源のアクセスを行なうことが
可能と成り、３２ビットデバイス５へのリード及びライ
トが可能となる。第４ステップ終了後はエンドに至る。
【００２８】第４ステップＳＴ４の表示で３２ビットの
デバイス５へのライトの場合はＢＥＸ２の入出力ポート
はＡ−＞Ｘ，Ｂ−＞Ｙとなり、３２ビットのデバイス６
からのリードの場合はＡ＜−Ｘ，Ｂ＜−ＹとなるのでＡ
＜−＞Ｘ，Ｂ＜−＞Ｙで示してある。
デバイス５へのライトの場合はＢＥＸ２の入出力ポート
はＡ−＞Ｘ，Ｂ−＞Ｙとなり、３２ビットのデバイス６
からのリードの場合はＡ＜−Ｘ，Ｂ＜−ＹとなるのでＡ
＜−＞Ｘ，Ｂ＜−＞Ｙで示してある。
【００２９】第２ステップＳＴ２が１６ビットのデバイ
ス６を選択したＹＥＳの場合は第５ステップＳＴ５に進
む、第５ステップＳＴ５では１６ビットのデバイスか否
かを制御回路３がみることになる。この１６ビットのデ
バイスか否かの情報はアドレスデコーダ４に持っていて
３２ビットのＣＰＵのアクセスアドレスが１６ビットで
あることをアドレスレコーダ４が検出すると、アドレス
デコードデータとして、制御回路３に供給する。制御回
路３はアクセスされたデバイスが１６ビットデバイスで
あることを確認し、ＹＥＳであれば、制御信号をＢＥＸ
２に供給することになり、ＮＯであれば第４ステップＳ
Ｔ４に戻って、ＢＥＸ２は直結され３２ビットのデバイ
ス５をアクセスすることになる。
ス６を選択したＹＥＳの場合は第５ステップＳＴ５に進
む、第５ステップＳＴ５では１６ビットのデバイスか否
かを制御回路３がみることになる。この１６ビットのデ
バイスか否かの情報はアドレスデコーダ４に持っていて
３２ビットのＣＰＵのアクセスアドレスが１６ビットで
あることをアドレスレコーダ４が検出すると、アドレス
デコードデータとして、制御回路３に供給する。制御回
路３はアクセスされたデバイスが１６ビットデバイスで
あることを確認し、ＹＥＳであれば、制御信号をＢＥＸ
２に供給することになり、ＮＯであれば第４ステップＳ
Ｔ４に戻って、ＢＥＸ２は直結され３２ビットのデバイ
ス５をアクセスすることになる。
【００３０】第５ステップＳＴ５がＹＥＳの状態では更
にアドレスＰＡ２＝０か否かをみる。このＰＡ２は先に
説明した様に例えば、３２ビットのＣＰＵ１でのバス幅
の１６ビットの位置を表しているからＰＡ２＝０は下位
ワードを、ＰＡ２＝１では上位ワードを示すことにな
る。
にアドレスＰＡ２＝０か否かをみる。このＰＡ２は先に
説明した様に例えば、３２ビットのＣＰＵ１でのバス幅
の１６ビットの位置を表しているからＰＡ２＝０は下位
ワードを、ＰＡ２＝１では上位ワードを示すことにな
る。
【００３１】第６ステップＳＴ６でＰＡ２＝０の場合、
及びＰＡ２＝１の場合、共に第７及び第８ステップＳＴ
７及びＳＴ８に進み、ビックエンディアン方式か否かを
判断する。
及びＰＡ２＝１の場合、共に第７及び第８ステップＳＴ
７及びＳＴ８に進み、ビックエンディアン方式か否かを
判断する。
【００３２】第７ステップＳＴ７でビックエンディアン
方式であるＹＥＳの場合は第９ステップＳＴ９でＢＥＸ
２は図４に示す様に入力ポートＡと出力ポートが直結さ
れる動作を行って資源Ｒ２，Ｒ４がアクセスされてエン
ドに至る。
方式であるＹＥＳの場合は第９ステップＳＴ９でＢＥＸ
２は図４に示す様に入力ポートＡと出力ポートが直結さ
れる動作を行って資源Ｒ２，Ｒ４がアクセスされてエン
ドに至る。
【００３３】第８ステップＳＴ８で同じくビッグエンデ
ィアン方式であるＹＥＳの場合は第１０ステップＳＴ１
０に進んでＢＥＸ２は図３に示す様に入力ポートＢと出
力ポートＸとが直径される動作を行って、資源Ｒ１，Ｒ
３がアクセスされる。
ィアン方式であるＹＥＳの場合は第１０ステップＳＴ１
０に進んでＢＥＸ２は図３に示す様に入力ポートＢと出
力ポートＸとが直径される動作を行って、資源Ｒ１，Ｒ
３がアクセスされる。
【００３４】更に第７及び第８ステップＳＴ７及びＳＴ
８が共にＮＯであれば互に反対側の第１０及び第９ステ
ップＳＴ１０及びＳＴ９を選択する。すなわに、ＣＰＵ
１がビッグエンディアン方式でないリトルエンディアン
方式であれば上位ワードと下位ワードが反転する様なＢ
ＥＸ２の切換制御が成されビッグエンディアン方式及び
リトルエンディアン方式のＣＰＵ１に対応可能なバスの
制御装置が得られる。
８が共にＮＯであれば互に反対側の第１０及び第９ステ
ップＳＴ１０及びＳＴ９を選択する。すなわに、ＣＰＵ
１がビッグエンディアン方式でないリトルエンディアン
方式であれば上位ワードと下位ワードが反転する様なＢ
ＥＸ２の切換制御が成されビッグエンディアン方式及び
リトルエンディアン方式のＣＰＵ１に対応可能なバスの
制御装置が得られる。
【００３５】上述の実施例ではＢＥＸ２の入出力ポート
をＡ，Ｂ並にＸ，Ｙの２ポートの入出力としたが、前記
した様に２ポート以上のｎポートとすることが出来る。
この場合、ＢＥＸ２をｎ：１のセレクトし、例えば３ポ
ート入出力を有するものであれば図２に示す第３ステッ
プＳＴ３の別処理を８ビットがアクセスしたか否かをみ
て、第５ステップＳＴ５と同様に８ビットデバイスか否
かをみて、ＢＥＸ２を切換制御すればよいことは明白で
ある。
をＡ，Ｂ並にＸ，Ｙの２ポートの入出力としたが、前記
した様に２ポート以上のｎポートとすることが出来る。
この場合、ＢＥＸ２をｎ：１のセレクトし、例えば３ポ
ート入出力を有するものであれば図２に示す第３ステッ
プＳＴ３の別処理を８ビットがアクセスしたか否かをみ
て、第５ステップＳＴ５と同様に８ビットデバイスか否
かをみて、ＢＥＸ２を切換制御すればよいことは明白で
ある。
【００３６】この様に本例によって改善されたアドレス
マッピングの例を図６に示す。図６は従来の図１２と同
様に、３２ビットＣＰＵ１に１６ビットのデバイス６と
３２ビットのデバイス５を付けた場合のアドレスマッピ
ングを示す。従来資源Ｒ１〜Ｒ６のレジスタを通常の方
法でマッピングした場合にアドレスは０×００〜０×１
７まで空間を消費するが、本例の場合は０×００〜０×
０Ｆに圧縮される。尚、カッコ内はリトルエンディアン
の場合を示している。
マッピングの例を図６に示す。図６は従来の図１２と同
様に、３２ビットＣＰＵ１に１６ビットのデバイス６と
３２ビットのデバイス５を付けた場合のアドレスマッピ
ングを示す。従来資源Ｒ１〜Ｒ６のレジスタを通常の方
法でマッピングした場合にアドレスは０×００〜０×１
７まで空間を消費するが、本例の場合は０×００〜０×
０Ｆに圧縮される。尚、カッコ内はリトルエンディアン
の場合を示している。
【００３７】又、Ｃ言語で表されるソフトウエアモデル
（データ構造体）も図７に示すようにＳｔｒｕｃｔ ｒ
ｅｑ ｓｅｔの宣言後は１６ビットを表すｓｈｏｒｔで
アドレス０×００，０×０４に資源Ｒ１，Ｒ２，Ｒ３，
Ｒ４を上位ワード側からつめて格納して行き、３２ビッ
トのワードはｉｎｔとしてアドレス０×０８，０×０Ｃ
に資源Ｒ５，Ｒ６を格納して行けばよいことになる。依
って図１３に示したＰａｄ０〜Ｐａｄ３の穴埋め用変数
も不要となって簡単なソフトウエアの構築が可能とな
る。
（データ構造体）も図７に示すようにＳｔｒｕｃｔ ｒ
ｅｑ ｓｅｔの宣言後は１６ビットを表すｓｈｏｒｔで
アドレス０×００，０×０４に資源Ｒ１，Ｒ２，Ｒ３，
Ｒ４を上位ワード側からつめて格納して行き、３２ビッ
トのワードはｉｎｔとしてアドレス０×０８，０×０Ｃ
に資源Ｒ５，Ｒ６を格納して行けばよいことになる。依
って図１３に示したＰａｄ０〜Ｐａｄ３の穴埋め用変数
も不要となって簡単なソフトウエアの構築が可能とな
る。
【００３８】上述の実施例では１つのＣＰＵ１にバス幅
が異なる複数のデバイスを接続してアクセスする場合を
説明したが、図８以下に３２ビットＣＰＵ１Ａと１６ビ
ット１Ｂが各資源を共有している場合を説明する。
が異なる複数のデバイスを接続してアクセスする場合を
説明したが、図８以下に３２ビットＣＰＵ１Ａと１６ビ
ット１Ｂが各資源を共有している場合を説明する。
【００３９】図８で図１との対応部分には同一符号を付
して重複説明を省略するも、本例では３２ビット用ＣＰ
Ｕ１ＡのデータバスＰＤ０〜ＰＤ１５及びＰＤ１５〜Ｐ
Ｄ３１はＢＥＸ２の入力ポートＡ，Ｂに接続され、且つ
３２ビットのデバイス５をアクセスする様に成されてい
る。
して重複説明を省略するも、本例では３２ビット用ＣＰ
Ｕ１ＡのデータバスＰＤ０〜ＰＤ１５及びＰＤ１５〜Ｐ
Ｄ３１はＢＥＸ２の入力ポートＡ，Ｂに接続され、且つ
３２ビットのデバイス５をアクセスする様に成されてい
る。
【００４０】１６ビット用ＣＰＵ１ＢのデータバスＰＤ
０〜ＰＤ１５はＢＥＸ２の出力ボ．トＸ又はＹに接続さ
れ、且つ１６ビットデバイス６をアクセスする様に構成
されている。又、３２ビット及び１６ビットＣＰＵ１Ａ
及び１Ｂは夫々第１のアドレスデコーダ４Ａ及び第２の
アドレスデコーダ４ＢにアドレスバスＰＡを介してアド
レスが与えられると共に、これら第１及び第２のアドレ
スデコーダ４Ａ及び４Ｂに供給されるアドレスはバス方
向切換器７を介して第１のアドレスデコーダ４Ａ側から
第２のアドレスデコーダ４Ｂ側に或は第２のアドレスデ
コーダ４Ｂ側から第１のアドレスレコーダ４Ａ側にアド
レス交換が可能に出来ると共に遮断も出来る様に成され
ている。
０〜ＰＤ１５はＢＥＸ２の出力ボ．トＸ又はＹに接続さ
れ、且つ１６ビットデバイス６をアクセスする様に構成
されている。又、３２ビット及び１６ビットＣＰＵ１Ａ
及び１Ｂは夫々第１のアドレスデコーダ４Ａ及び第２の
アドレスデコーダ４ＢにアドレスバスＰＡを介してアド
レスが与えられると共に、これら第１及び第２のアドレ
スデコーダ４Ａ及び４Ｂに供給されるアドレスはバス方
向切換器７を介して第１のアドレスデコーダ４Ａ側から
第２のアドレスデコーダ４Ｂ側に或は第２のアドレスデ
コーダ４Ｂ側から第１のアドレスレコーダ４Ａ側にアド
レス交換が可能に出来ると共に遮断も出来る様に成され
ている。
【００４１】第１及び第２のアドレスデコーダ４Ａ及び
４Ｂからは第１及び第２のアドレスデコードデータを制
御回路３に出力すると共に制御回路３は３２ビットＣＰ
Ｕ１Ａ及び１６ビットＣＰＵ１Ｂと相互に接続され、コ
ントロールが成される。
４Ｂからは第１及び第２のアドレスデコードデータを制
御回路３に出力すると共に制御回路３は３２ビットＣＰ
Ｕ１Ａ及び１６ビットＣＰＵ１Ｂと相互に接続され、コ
ントロールが成される。
【００４２】制御回路３からはバス切換器７及びＢＥＸ
２に制御信号を供給して切換制御が行なわれる。
２に制御信号を供給して切換制御が行なわれる。
【００４３】上述の構成で通常は３２ビットＣＰＵ１Ａ
が３２ビットデバイス５をアクセスする場合、並に１６
ビットＣＰＵ１Ｂが１６ビットデバイス６をアクセスす
る場合は各々が独立に閉バスを介してローカルアクセス
動作をしている。
が３２ビットデバイス５をアクセスする場合、並に１６
ビットＣＰＵ１Ｂが１６ビットデバイス６をアクセスす
る場合は各々が独立に閉バスを介してローカルアクセス
動作をしている。
【００４４】然し、複数のＣＰＵ１Ａ及び１Ｂが共通の
資源をアクセスする例えば１６ビットＣＰＵ１Ｂが３２
ビットのデバイス５をアクセスする場合は特に問題はな
いが３２ビットＣＰＵ１Ａが１６ビットデバイス６をア
クセスする場合にはアドレスのシフトが発生する問題が
あった。
資源をアクセスする例えば１６ビットＣＰＵ１Ｂが３２
ビットのデバイス５をアクセスする場合は特に問題はな
いが３２ビットＣＰＵ１Ａが１６ビットデバイス６をア
クセスする場合にはアドレスのシフトが発生する問題が
あった。
【００４５】本例では、特にバス幅の大きい方からバス
幅の小さいデバイスをアクセスする時に有効となる。
幅の小さいデバイスをアクセスする時に有効となる。
【００４６】図９は図８の流れ図を示すものであり、Ｃ
ＰＵはアクセス開始のスタートから第１ステップＳＴＥ
１で３２ビットＣＰＵ１Ａから１６ビットＣＰＵ１Ｂの
資源（１６ビットデバイス６）へのアクセスか否かをみ
る。この第１ステップＳＥＴ１でＮＯであれば第２ステ
ップＳＥＴ２で逆に１６ビットＣＰＵ１Ｂから３２ビッ
トＣＰＵ１Ａの資源（３２ビットデバイス５）へのアク
セスかをみる。この第２ステップＳＴＥ２がＮＯであれ
ば第３ステップＳＥＴ３に進む。
ＰＵはアクセス開始のスタートから第１ステップＳＴＥ
１で３２ビットＣＰＵ１Ａから１６ビットＣＰＵ１Ｂの
資源（１６ビットデバイス６）へのアクセスか否かをみ
る。この第１ステップＳＥＴ１でＮＯであれば第２ステ
ップＳＥＴ２で逆に１６ビットＣＰＵ１Ｂから３２ビッ
トＣＰＵ１Ａの資源（３２ビットデバイス５）へのアク
セスかをみる。この第２ステップＳＴＥ２がＮＯであれ
ば第３ステップＳＥＴ３に進む。
【００４７】第３ステップＳＴＥ３では夫々のＣＰＵ１
Ａ及び１Ｂのブロック内でのローカルアクセスであるの
でＢＥＸ２は分離されていて、結合されることはない。
即ちＢＥＸ２の入力ポートＡ及びＢと出力ポートＸ及び
Ｙは切り離されていて、第３ステップＳＴＥ３終了後は
エンドに至る。
Ａ及び１Ｂのブロック内でのローカルアクセスであるの
でＢＥＸ２は分離されていて、結合されることはない。
即ちＢＥＸ２の入力ポートＡ及びＢと出力ポートＸ及び
Ｙは切り離されていて、第３ステップＳＴＥ３終了後は
エンドに至る。
【００４８】第１ステップＳＥＴ１で３２ビットＣＰＵ
１ＡからのアドレスＰＡを第１のアドレスデコーダ４Ａ
がみて、第１のアドレスデコードデータを制御回路３に
伝送する。制御回路３は制御信号を１６ビットＣＰＵ１
Ｂに送って１６ビットＣＰＵ１Ｂを停止させる。
１ＡからのアドレスＰＡを第１のアドレスデコーダ４Ａ
がみて、第１のアドレスデコードデータを制御回路３に
伝送する。制御回路３は制御信号を１６ビットＣＰＵ１
Ｂに送って１６ビットＣＰＵ１Ｂを停止させる。
【００４９】更に制御回路３はバス方向切換器７を接続
して３２ビットＣＰＵ１Ａのアドレスバスを結合する。
して３２ビットＣＰＵ１Ａのアドレスバスを結合する。
【００５０】同様に第２ステップＳＥＴ２の場合は第５
ステップＳＥＴ５に進められ、第４ステップＳＴＥ４と
は逆に３２ビットＣＰＵ１Ａを停止させて、バス方向切
換器７をオンさせてアドレスバスを開放し、１６ビット
ＣＰＵ１Ｂのアドレスバスを結合する。
ステップＳＥＴ５に進められ、第４ステップＳＴＥ４と
は逆に３２ビットＣＰＵ１Ａを停止させて、バス方向切
換器７をオンさせてアドレスバスを開放し、１６ビット
ＣＰＵ１Ｂのアドレスバスを結合する。
【００５１】この第４及び第５ステップＳＥＴ４及びＳ
ＴＥ５終了後は図２で説明したと同様の第６乃至第１０
ステップＳＴ６乃至ＳＴ１０によってＢＥＸ２の入力ポ
ートＡと出力ポートＸ或は入力ポートＢとＸとを結合さ
せる様な切換操作が成されてデータの送受信を行なう。
ＴＥ５終了後は図２で説明したと同様の第６乃至第１０
ステップＳＴ６乃至ＳＴ１０によってＢＥＸ２の入力ポ
ートＡと出力ポートＸ或は入力ポートＢとＸとを結合さ
せる様な切換操作が成されてデータの送受信を行なう。
【００５２】この様に動作した時のアドレスマッピング
を図１０に示す。即ち３２ビットデバイス５に対し、１
６ビットアクセスを２回に分けて行なうことでローカル
デバイスのアドレスは両ＣＰＵで一致するのでソフトウ
エアの共通化も可能となる。
を図１０に示す。即ち３２ビットデバイス５に対し、１
６ビットアクセスを２回に分けて行なうことでローカル
デバイスのアドレスは両ＣＰＵで一致するのでソフトウ
エアの共通化も可能となる。
【００５３】即ち、図１０はビックエンディアン方式
（カッコ内はリトルエンディアン方式）の場合で１６ビ
ットＣＰＵの資源は下位ワードからアドレス０×００に
Ｒ１，Ｒ２とつめて格納され、同様にアドレス０×０４
にＲ３，Ｒ４と格納されるため図１２の様なアドレス空
間に空を生じないのでアドレス空間の有効利用が可能と
なる。
（カッコ内はリトルエンディアン方式）の場合で１６ビ
ットＣＰＵの資源は下位ワードからアドレス０×００に
Ｒ１，Ｒ２とつめて格納され、同様にアドレス０×０４
にＲ３，Ｒ４と格納されるため図１２の様なアドレス空
間に空を生じないのでアドレス空間の有効利用が可能と
なる。
【００５４】更にこの図１０で示すアドレスマッピング
の３２ビットＣＰＵ１Ａを用いたレジスタ構造体（Ｃ言
語）は図７と全く同一とすることが出来る。
の３２ビットＣＰＵ１Ａを用いたレジスタ構造体（Ｃ言
語）は図７と全く同一とすることが出来る。
【００５５】又、１６ビットＣＰＵのアドレスマップを
図１１に示す。ここでは１６ビットＣＰＵ１Ｂの資源は
アドレス０×００，０×０２，０×０４，０×０６に格
納され３２ビットＣＰＵ１Ａの資源はアドレス０×０
８，０×０Ａ，０×０Ｃ，０×ＯＥにＲ５ＵＰ，Ｒ５Ｌ
Ｗ，Ｒ６ＵＰ，Ｒ６ＬＷと格納される。ここでＵＰは上
位ワード、ＬＷは下位ワードを示す。この場合のレジス
タ構造体も図７と全く同一でよいためにデータ構造体の
レジスタモデルを１６ビットＣＰＵ１Ｂ及び３２ビット
ＣＰＵ１Ａで共通化出来て、ＣＰＵのバス幅を意識せず
にソフトウエアを書くことが出来るようになった。又、
ＢＥＸ２を使って、ＣＰＵのエンディアン方式を反転さ
せることが可能であり、このため、異なるエンディアン
を持つＣＰＵを結合して、同一デバイスを共有する場合
にも構造体を共通化できるなどの効果を有する。
図１１に示す。ここでは１６ビットＣＰＵ１Ｂの資源は
アドレス０×００，０×０２，０×０４，０×０６に格
納され３２ビットＣＰＵ１Ａの資源はアドレス０×０
８，０×０Ａ，０×０Ｃ，０×ＯＥにＲ５ＵＰ，Ｒ５Ｌ
Ｗ，Ｒ６ＵＰ，Ｒ６ＬＷと格納される。ここでＵＰは上
位ワード、ＬＷは下位ワードを示す。この場合のレジス
タ構造体も図７と全く同一でよいためにデータ構造体の
レジスタモデルを１６ビットＣＰＵ１Ｂ及び３２ビット
ＣＰＵ１Ａで共通化出来て、ＣＰＵのバス幅を意識せず
にソフトウエアを書くことが出来るようになった。又、
ＢＥＸ２を使って、ＣＰＵのエンディアン方式を反転さ
せることが可能であり、このため、異なるエンディアン
を持つＣＰＵを結合して、同一デバイスを共有する場合
にも構造体を共通化できるなどの効果を有する。
【００５６】
【発明の効果】この発明によれば、ＣＰＵのバス幅より
小さいデバイスでも効率の良いアドレスマッピングがで
きるため、ＣＰＵのアドレス空間をより有効に使うこと
ができる。また、異なるバス幅のＣＰＵが同一のデバイ
スを共有した場合にも、レジスタモデルなどのデータの
構造体を共通化することが可能となるため、ＣＰＵのバ
ス幅を意識せずにソフトウエアを書くことができる。更
に、データバスの切換機構を使って、ＣＰＵのエンディ
アン方式の切換を外部でさせることも可能となる。
小さいデバイスでも効率の良いアドレスマッピングがで
きるため、ＣＰＵのアドレス空間をより有効に使うこと
ができる。また、異なるバス幅のＣＰＵが同一のデバイ
スを共有した場合にも、レジスタモデルなどのデータの
構造体を共通化することが可能となるため、ＣＰＵのバ
ス幅を意識せずにソフトウエアを書くことができる。更
に、データバスの切換機構を使って、ＣＰＵのエンディ
アン方式の切換を外部でさせることも可能となる。
【図１】本発明のバスの制御装置の一実施例を示す系統
図である。
図である。
【図２】本発明のバスの制御装置の一実施例を示す流れ
図である。
図である。
【図３】本発明のバスの制御装置の資源Ｒ１及びＲ３ア
クセス時のデータの流れ図を示す図である。
クセス時のデータの流れ図を示す図である。
【図４】本発明のバスの制御装置の資源Ｒ２及びＲ４ア
クセス時のデータの流れを示す図である。
クセス時のデータの流れを示す図である。
【図５】本発明のバスの制御装置の資源Ｒ５及びＲ６ア
クセス時のデータの流れを示す図である。
クセス時のデータの流れを示す図である。
【図６】本発明のバスの制御装置のレジスタのマッピン
グを示す図である。
グを示す図である。
【図７】本発明のバスの制御装置のレジスタの構造体を
示す図である。
示す図である。
【図８】本発明のバスの制御装置の他の実施例を示す系
統図である。
統図である。
【図９】本発明のバスの制御装置の他の実施例を示す流
れ図である。
れ図である。
【図１０】本発明のバスの制御装置の３２ビットＣＰＵ
のレジスタのマッピングを示す図である。
のレジスタのマッピングを示す図である。
【図１１】本発明のバスの制御装置の１６ビットＣＰＵ
のレジスタのマッピングを示す図である。
のレジスタのマッピングを示す図である。
【図１２】従来のＣＰＵのレジスタのマッピングを示す
図である。
図である。
【図１３】従来のＣＰＵのレジスタ構造体を示す図であ
る。
る。
１，１Ａ， ３２ビットＣＰＵ １Ｂ １６ビットＣＰＵ ２ ＢＥＸ ３ 制御回路 ４，４Ａ，４Ｂ アドレスデコーダ ５ ３２ ビットデバイス ６ １６ ビットデバイス ７ バス方向切換器
Claims (2)
- 【請求項１】 ２n ビットのバス幅を有するコンピュー
タと、 上記コンピュータのデータバスに接続され、複数の入出
力ポートを有し、任意ポートの選択が可能なバス切換器
と、 上記バス切換器に接続された２m （２m ≦２n ）ビット
のバス幅を有する複数のデバイスと、 上記コンピュータからアドレスが供給されアドレスデコ
ードデータを出力するアドレスデコーダと、 上記アドレスデコーダからのアドレスデコードデータが
供給される制御回路とを具備し、 上記制御回路からの制御信号に基づいて上記バス切換器
を切換制御して成ることを特徴とするバス制御装置。 - 【請求項２】 ２n ビットのバス幅を有するデバイスを
制御する第１のコンピュータと、 ２m （２m ＜２n ）ビットのバス幅を有するデバイスを
制御する第２のコンピュータと、 上記第１及び第２のコンピュータ間のデータバスに接続
され、入出力ポートを有し、任意ポートの選択が可能な
バス切換器と、 上記第１及び第２のコンピュータからアドレスが供給さ
れ、アドレスデコードデータを出力する第１及び第２の
アドレスデコーダと、 上記第１及び第２のアドレスデコーダからの第１及び第
２のアドレスデコードデータが供給される制御回路と、 上記第１及び第２のコンピュータからのアドレス間に介
在され、上記制御回路で制御されるバス方向切換器とを
具備し、 上記制御回路からの制御信号に基づいて上記バス切換器
を切換制御して成ることを特徴とするバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16297392A JPH064463A (ja) | 1992-06-22 | 1992-06-22 | バスの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16297392A JPH064463A (ja) | 1992-06-22 | 1992-06-22 | バスの制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064463A true JPH064463A (ja) | 1994-01-14 |
Family
ID=15764803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16297392A Pending JPH064463A (ja) | 1992-06-22 | 1992-06-22 | バスの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064463A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0863425A (ja) * | 1994-08-02 | 1996-03-08 | Motorola Inc | インタバス・バッファ |
| JP2018143633A (ja) * | 2017-03-08 | 2018-09-20 | Ｎｅｃエンベデッドプロダクツ株式会社 | 回路装置、回路装置の制御方法及びプログラム |
-
1992
- 1992-06-22 JP JP16297392A patent/JPH064463A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0863425A (ja) * | 1994-08-02 | 1996-03-08 | Motorola Inc | インタバス・バッファ |
| JP2018143633A (ja) * | 2017-03-08 | 2018-09-20 | Ｎｅｃエンベデッドプロダクツ株式会社 | 回路装置、回路装置の制御方法及びプログラム |
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