KR100279715B1 - 타 유니트내의 메모리 구동 제어장치 - Google Patents

Abstract

타 유니트내의 메모리 구동 제어 장치에 있어서, 메인 유니트가; 메모리 선택신호 및 타 유니트 메모리의 어드레스 정보를 출력하는 프로세서와, 상기 메모리 선택신호를 받아 디코딩한 후 입출력포트 신호로서 타 유니트내의 카운터 제어로직부로 인가하는 디코더로 구성되고, 상기 타 유니트가; 데이터 정보를 기억하고 있는 메모리와, 상기 어드레스 정보를 입력받아 임시 저장하는 데이터 래치버퍼와, 상기 입출력포트 신호에 따라 각종 제어신호를 해당 각부에 인가하는 카운터 제어로직부와, 상기 제어신호에 의해 상기 래치버퍼에 래치되어 있는 어드레스 정보를 입력받아 해당 어드레스를 세팅하거나, 상기 세팅된 어드레스를 메모리로 출력하는 어드레스 발생부와, 상기 메모리에서 입출력되는 데이터를 임시 저장하는 게이트로 구성되어, 상기 메인유니트가 상기 어드레스 발생부에서 발생된 어드레스에 데이터를 기록 및 상기 어드레스에 저장되어 있는 데이터를 인출함을 특징으로 한다.

Description

타 유니트내의 메모리 구동 제어 장치

본 발명은 타유니트내의 메모리 구동 제어 장치에 관한 것으로, 특히 마이크로프로세서를 사용하는 전자통신 시스템에 설치된 로컬유니트내의 메모리를 메인유니트에서 구동 제어할수 있는 장치에 관한 것이다.

일반적으로 메인 유니트의 프로세서가 주변메모리 또는 분리된 유니트의 메모리들을 제어할 경우 어드레스, 데이터 및 해당 제어신호들이 타 유티트와 공유되어야 한다. 이럴 경우 메인유니트내의 메모리들은 버스공유에 큰 장애가 없지만 외부 로컬유니트의 메모리를 제어해야 하는 환경에서 데이터 및 어드레스 버스를 공유할 경우에는 구성상에 많은 문제점을 갖게된다. 그중 하나가 프로세서가 제어해야 하는 주변디바이스가 많아 허용되는 프로세싱 공간을 초과하게 되어 더 이상 메모리 공간할당이 불가능한 경우이며, 또다른 하나가 수십개의 어드레스 버스라인을 외부유니트로 공급함에 따라 발생하는 구성상의 문제 및 이에 따른 드라이버(driver) 소자 추가, 노이즈 발생 등의 문제이다.

따라서 본 발명의 목적은 타 유니트내의 메모리를 효과적으로 억세스할 수 있는 장치를 제공함에 있다.

상기 목적을 달성하기 위한 타 유니트의 메모리 억세스 장치에 있어서, 메인 유니트가; 메모리 선택신호 및 타 유니트 메모리의 어드레스 정보를 출력하는 프로세서와, 상기 메모리 선택신호를 받아 디코딩한 후 입출력포트 신호로서 타 유니트내의 카운터 제어로직부로 인가하는 디코더로 구성되고, 상기 타 유니트가; 데이터 정보를 기억하고 있는 메모리와, 상기 어드레스 정보를 입력받아 임시 저장하는 데이터 래치버퍼와, 상기 입출력포트 신호에 따라 각종 제어신호를 해당 각부에 인가하는 카운터 제어로직부와, 상기 제어신호에 의해 상기 래치버퍼에 래치되어 있는 어드레스 정보를 입력받아 해당 어드레스를 세팅하거나, 상기 세팅된 어드레스를 메모리로 출력하는 어드레스 발생부와, 상기 메모리에서 입출력되는 데이터를 임시 저장하는 게이트로 구성되어, 상기 메인유니트가 상기 어드레스 발생부에서 발생된 어드레스에 데이터를 기록 및 상기 어드레스에 저장되어 있는 데이터를 인출함을 특징으로 한다.

도 1은 본 발명의 실시예에 따른 타 유니트내의 메모리 구동 제어 장치를 도시한 도면.

이하 본 발명의 바람직한 실시예를 첨부된 도면의 참조와 함께 상세히 설명한다.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일 부호를 가지도록 하였다. 또한 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.

도 2는 본 발명의 실시예에 따른 로컬 유니트의 메모리 억세스 장치를 도시한 도면이다.

본 발명의 구성은 크게 메인유니트111과 로컬유니트112로 구분되며, 상기 메인유니트111내에는 프로세서113, 디코더115로 구성되고, 상기 로컬유니트112내에는 데이터 래치버퍼116, 카운터 제어로직부117, 어드레스 발생부118, 게이트119, 메모리112 등이 구성된다.

상기 프로세서113은 본 발명에 따른 전반적인 동작을 제어하며, 각종 제어정보 등을 출력한다. 또한 본 발명에 따라 로컬유니트의 메모리 선택신호를 디코더115로 출력하고, 억세스하고자 하는 상기 메모리120의 어드레스 값을 상기 로컬유니트의 데이터 래치버퍼116으로 출력한다. 상기 디코더115는 상기 프로세서113으로부터 입력되는 제어정보를 디코딩하여 해당 부로 출력한다. 만일 디코딩 결과 그 값이 로컬유니트112의 메모리 선택신호라면, 상기 디코더115는 입출력포트 신호를 상기 카운터 제어로직부117로 출력한다. 상기 데이터 래치버퍼116은 상기 프로세서113로부터 입력되는 어드레스 정보를 저장한다. 상기 카운터 제어로직부117은 디코더115에서 출력되는 입출력포트 신호를 입력받아 제어신호를 생성하여 해당 각 부로 출력한다. 상기 제어신호의 예로서 상기 데이터 래치버퍼와 게이트의 데이터 입출력을 제어하기 위한 신호 및 상기 어드레스 발생부의 어드레스 발생을 제어하기 위한 카운터 로드신호 등이 있다. 상기 어드레스 발생부118은 상기 카운터 로드신호에 해당하는 크기의 어드레스 정보를 상기 데이터 래치버퍼116으로부터 입력받아 해당 어드레스를 세팅한다. 만일 상기 카운터 로그신호 하나당 4비트에 해당하는 어드레스 정보를 세팅할 수 있다고 가정하고, 상기 메모리의 어드레스 정보가 8비트의 크기에 해당한다고 가정하자. 그러면 상기 어드레스 발생부118은 인가되는 카운터 로드신호1에 의해 어드레스 정보의 로우바이트에 해당하는 정보를 입력받아 세팅하고, 이후 인가되는 카운터 로드신호2에 의해 나머지 하이바이트에 해당하는 정보를 입력받아 완전한 어드레스 정보를 세팅한다. 상기 게이트119는 상기 메모리120에 입출력되는 데이터를 일시 저장하였다가 상기 카운터 제어로직부117의 제어신호에 의해 데이터를 데이터버스 또는 메모리120으로 출력한다.

상기 도 2의 구성에 따른 동작을 설명하면 하기와 같다.

먼저, 상기 프로세서113은 로컬유니트112의 메모리120를 구동하기 위한 메모리 선택신호를 출력한다. 여기서 상기 메모리 선택신호는 미리 정해진 어드레스가 디코더115를 거쳐 출력되는 입출력(I/O)포트 신호로서, 사용자가 원하는 위치의 어드레스값을 데이터버스를 통해 로컬 유니트112 내의 데이터 래치버퍼116에 저장시킬 때 제어신호로서 사용된다. 또한 상기 입출력포트 신호의 두 번째 사이클(cycle) 신호는 상기 래치버퍼116에 래치되어 있는 데이터를 어드레스발생부118의 해당 카운터에 로드(load)되도록 카운터 제어로직부117에 입력된다. 그러면 상기 카운터 제어로직부117은 상기 래치버퍼116에 래치되어 들어온 어드레스 정보 가운데 로우 바이트(LO-BYTE)가 해당 어드레스 비트로 로드되어 원하는 초기 어드레스 값이 준비되도록 어드레스발생부118로 카운터 로드신호1을 보낸다. 상기 입출력포트의 세 번째 사이클 신호에 의해 상기 카운터 제어로직부117은 상기 래치된 어드레스 정보의 하이 바이트(HI-BYTE)가 로드되도록 하는 카운터 로드신호2를 상기 어드레스 발생부118로 출력한다. 이때 상기 로드신호들은 로컬유니트112의 어드레스 비트 크기에 따라 증가시킬 수 있다. 또한 상기 초기 어드레스값 세팅이 완료될 경우, 프로세서113는 상기 디코더115의 입출력포트를 통해 읽기(read) 또는 쓰기(write) 명령이 상기 카운터 제어로직부117로 출력하며, 따라서 상기 초기 세팅된 어드레스에서의 데이터 저장 또는 판독이 이루어진다. 또한 상기 입출력포트 신호 사이클이 반복될 때마다 어드레스는 하나씩 증가되면서 메모리의 데이터 억세스가 진행된다. 여기서 상기 저장 및 판독에 해당하는 실제적인 데이터의 이동은 상기 데이터버스를 통해 이루어지며, 상기 로컬유니트112의 메모리120 앞단에 연결된 게이트119를 통해 상기 메모리로부터 읽어온 데이터를 상기 데이터 버스로 전송하거나, 상기 데이터 버스로부터 입력된 데이터를 상기 메모리의 해당 어드레스 영역에 기록한다. 또한 상기 어드레스가 계속적으로 증가되어 마지막 어드레스값 이후에는 모든 어드레스비트가 '0'을 가리키도록 세팅한다.

상술한 바와 같이 본 발명은 타 유니트의 메모리를 구동함에 있어 공유되어야 할 메모리 관련 어드레스 버스 라인제거 및 이에 따른 메모리 공간 할당 부담을 줄임으로서 시스템 구성에 따른 비용 절감과 효율성을 꾀할 수 있다.

Claims (1)

1. 타 유니트의 메모리 억세스 장치에 있어서,

   메인 유니트가; 메모리 선택신호 및 타 유니트 메모리의 어드레스 정보를 출력하는 프로세서와,

   상기 메모리 선택신호를 받아 디코딩한 후 입출력포트 신호로서 타 유니트내의 카운터 제어로직부로 인가하는 디코더로 구성되고,

   상기 타 유니트가; 데이터 정보를 기억하고 있는 메모리와,

   상기 어드레스 정보를 입력받아 임시 저장하는 데이터 래치버퍼와,

   상기 입출력포트 신호에 따라 각종 제어신호를 해당 각부에 인가하는 카운터 제어로직부와,

   상기 제어신호에 의해 상기 래치버퍼에 래치되어 있는 어드레스 정보를 입력받아 해당 어드레스를 세팅하거나, 상기 세팅된 어드레스를 메모리로 출력하는 어드레스 발생부와,

   상기 메모리에서 입출력되는 데이터를 임시 저장하는 게이트로 구성되어,

   상기 메인유니트가 상기 어드레스 발생부에서 발생된 어드레스에 데이터를 기록 및 상기 어드레스에 저장되어 있는 데이터를 인출함을 특징으로 하는 타 유니트내의 메모리 구동 제어 장치.