KR100867900B1 - 내장 ｎａｎｄ 플래시 컨트롤러를 구비한 ｓｄｒａｍ메모리 디바이스 - Google Patents

내장 ｎａｎｄ 플래시 컨트롤러를 구비한 ｓｄｒａｍ메모리 디바이스 Download PDF

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Abstract

메모리 디바이스는 2개의 다이를 포함한다. 제1 메모리는 하나의 다이상에 제조된다. 제1 메모리의 컨트롤러는 다른 하나의 다이상에 제조된다. 또한, 다른 하나의 다이상에는 제1 메모리에 의해 사용되는 신호와는 다른 복수의 신호를 사용하여 호스트 시스템과 통신하는 제2 메모리 등의 다른 컴포넌트가 제조된다. 디바이스는 제2 컴포넌트의 각각의 신호만을 사용하여 호스트 시스템과 통신하는 단일 인터페이스를 포함한다. 가장 바람직한 실시예에 있어서, 제1 메모리는 NAND 플래시 메모리이고 제2 메모리는 SDRAM이다.
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메모리, 플래시, 컨트롤러, 버스, 인터페이스, 다이, 패키지, SDRAM

Description

내장 ＮＡＮＤ 플래시 컨트롤러를 구비한 ＳＤＲＡＭ 메모리 디바이스{SDRAM MEMORY DEVICE WITH AN EMBEDDED NAND FLASH CONTROLLER}
본원발명은 메모리 디바이스에 관한 것이고, 더 구체적으로는, 하나의 다이에 NAND 플래시 메모리를 구비하고, 다른 하나의 다이에 NAND 플래시 메모리용 컨트롤러를 갖춘 SDRAM(synchronous dynamic random access memory)을 구비한 MCP(multi-chip package) 메모리 디바이스에 관한 것이다.
도 1은 포괄적인 종래기술의 내장 디바이스(10)의 부분 하이 레벨 블록 다이어그램이다. 디바이스(10)는 중앙처리장치(12; CPU) 및 3개의 메모리 디바이스(14, 16, 18)를 포함한다. 메모리 디바이스(14)는 디바이스(10)의 운영체제 및 미리 저장되는 애플리케이션을 저장하기 위한 NOR 플래시 메모리 등의 비휘발성 메모리를 포함한다. 메모리 디바이스(16)는, 유저의 데이터 및 다운로딩되는 애플리케이션을 저장하기 위해, NAND 컨트롤러(17)를 통하여 액세스되는 NAND 플래시 메모리 등의 비휘발성 메모리를 포함한다. 메모리 디바이스(18)는 런 타임 실행을 위한 SDRAM 등의 휘발성 메모리이다. CPU(12)는 버스(20)를 통하여 메모리 디바이스(14, 16)와 통신하고, 버스(22)를 통하여 메모리 디바이스(18)와 통신하고 있다.
NOR 플래시 메모리, NAND 플래시 메모리 및 SDRAM의 통신 프로토콜은 다르 다. 이것이 디바이스(10)가 NAND 컨트롤러(17) 및 2개의 다른 버스(20, 22)를 필요로 하는 이유이다. 이하 설명되는 종래기술에 대해서가 아니라면, 메모리 디바이스(16)에 있어서 NAND 플래시 메모리를 사용하는 디바이스(10)의 구현은 3개의 버스를 필요로 할 것이다.
NOR 플래시 메모리 또는 SRAM(static random access memory) 등의 동기식/비동기식 외부 메모리와 버스(20)상에서 통신하기 위한 전형적인 신호는 다음을 포함하고 있다:
A[0:x] - 어드레스
D[0:x] - 데이터
CE# - 칩 선택
OE# - 출력 이네이블
WE# - 기록 이네이블
BUSY# - 메모리 디바이스의 상태 표시
Reset# - 신호 리셋
CLK - 시스템 클록
버스(22)상에서 SDRAM(18)과 통신하기 위한 전형적인 신호는 다음을 포함하고 있다:
CLK - 시스템 클록
CS - 칩 선택
CKE - 클록 이네이블
BA[0:x] - 뱅크 어드레스
DMQ[0:x] - 데이터 입력/출력
A[0:x] - 로우 어드레스, 컬럼 어드레스
DQ[0:x] - 데이터 입력/출력
RAS - 로우 어드레스 스트로브
CAS - 컬럼 어드레스 스트로브
WE - 기록 이네이블
본질적으로, NAND 플래시 메모리는 버스(20, 22)에 대해 정의된 신호에 포함되어 있지 않은 컨트롤 신호 및 어드레스와 데이터를 위한 멀티플렉싱된 인터페이스를 필요로 한다. NAND 플래시 메모리 디바이스가 그 자신의 버스를 갖고 있다면, 연관 신호는 다음을 포함하고 있다:
I/O[0:x] - I/O 핀은 커맨드, 어드레스 및 데이터를 입력하고 판독 연산 중 데이터를 출력하도록 사용된다.
CLE - 커맨드 레지스터에 송신된 커맨드에 대한 활성화 경로를 컨트롤
ALE - 내부 어드레스 레지스터로의 어드레스에 대한 활성화 경로를 컨트롤
CS - 칩 선택(또는, 등가적으로, CE - 칩 이네이블)
RE - 직렬 데이터 아웃 컨트롤. 액티브일 때, 데이터를 I/O 버스상으로 드라이빙한다.
WE - I/O 포트로의 기록을 컨트롤
R/B - 디바이스의 상태를 표시
NOR 플래시 디바이스에 있어서, 판독은, RAM과 마찬가지로, 랜덤 액세스이고 고속이다(수십 나노초). 또한, 기록은 랜덤 액세스이지만 저속이다(수 마이크로초). 소거는 "블록"이라 불리는 라지 청크에서 이루어져야 하고 매우 저속이다(수백 밀리초).
NAND 플래시 디바이스에 있어서, 판독은 랜덤 액세스라기보다는 직렬식이고 다소 저속이다(전형적으로는 10 내지 15 마이크로초). 기록은 "페이지"라 불리는 미디엄 사이즈 청크에서 이루어져야 하고 저속이다(수백 마이크로초). NOR 플래시 디바이스의 경우에서처럼, 소거는 블록에서 이루어져야 하지만, NOR 플래시 디바이스에서보다는 더 고속이다(수 밀리초).
최근에, NAND 플래시 메모리는 디바이스(10) 등의 내장 디바이스에 데이터를 저장하기 위한 메모리로서 매력적인 것으로 되어 오고 있다. 이것은 NAND 플래시가 NOR 플래시에 비하여 크기가 더 작고, 비용이 덜 들고, 기록 속도가 더 빠르기 때문이다. 내장 디바이스에 있어서 NOR 플래시로부터 NAND 플래시로의 이동에 걸림돌이 되는 요인 중 하나는 NAND 플래시의 비표준 인터페이스이다. NAND 플래시의 이러한 점과 다른 한계를 극복하기 위해, Israel의 Kfar Saba에 위치한 M-Systems Flash Disk Pioneers, Ltd.는 NOR 플래시 메모리 디바이스와 동일한 메모리 인터페이스를 사용하는 NAND 플래시 메모리 디바이스 기술을 소개하였다. 이러한 기술은 NAND 플래시 컨트롤러(17)에 의해 도 1에서 구현된다. 이러한 기술은, 여기에서 온전하게 설명되는 것처럼의 모든 목적을 위해 참고문헌으로 편입되어 있고 요청시 M-Systems Flash Disk Pioneers Ltd.로부터 이용가능한 DiskOnChip® Millennium Plus Data Sheet에 설명되어 있다.
도 2는 종래기술의 NAND 플래시 메모리 디바이스(30), 구체적으로는, M-Systems' DiskOnChip®Millennium Plus의 간략화된 블록 다이어그램이다. 디바이스(30)는 NAND 플래시 메모리(34) 및 NAND 플래시 메모리(34)의 컨트롤러(32)를 포함하고, 둘다는 공통 다이(36)상에서 제조된다. 컨트롤러(32)의 기능 블록은 다음을 포함한다:
디바이스(10) 등 호스트 시스템의 다른것들과 인터페이싱하는 시스템 인터페이스(38).
8 비트 대 16 비트 모드, 캐스캐이딩된 컨피규레이션 및 하드웨어 기록 보호로 동작하도록 디바이스(30)를 컨피규어링하는 컨피규레이션 인터페이스(58).
고급 데이터/코드 보안 및 보호를 위해, 기록/판독 보호 및 원 타임 프로그래밍(OTP)을 포함하는 보호 및 보안 이네이블링 블록(52).
호스트 시스템 초기화 성능을 위해, 다운로드 엔진(42)으로 확장되는, XIP(execute-in-place) 성능을 갖는 프로그래밍가능한 부트 블록(40).
온 더 플라이 에러 핸들링을 위한 에러 검출 및 에러 교정 코드 블록(54).
호스트 시스템으로부터 NAND 플래시 메모리(34)로 데이터가 흐르는 데이터 파이프라인(44).
소프트웨어 드라이버와 NAND 플래시 메모리(34)의 사이에서 어드레스, 데이터 및 컨트롤 정보의 전송을 담당하는 레지스터를 포함하고 있는 컨트롤 및 상태 블록(50).
플래시 인터페이스(56).
호스트 시스템 버스 어드레스, 데이터 및 컨트롤 신호를 유효 NAND 플래시 신호로 번역하는 버스 컨트롤 블록(48).
시스템 인터페이스(38)로부터 수신된 어드레스 레인지에 따라, 컨트롤러(32) 내부의 관련 유닛을 이네이블링하는 어드레스 디코더(46).
이들 기능 블록에 대해 더 상세한 것은 DiskOnChip®Millennium Plus Data Sheet에 나와 있다. 도 2에서 디바이스(30)의 좌측에는 디바이스(30)가 호스트 시스템과 교환하는 신호의 일부가 도시되어 있다.
판독이 랜덤 액세스인 NOR 플래시와는 달리, NAND 플래시는 호스트 시스템을 부팅하는데 필요한 바와 같은 XIP를 지원하지 않는다. 컨트롤러(32)에 부트 블록(40)을 포함하는 것은 포함하지 않았더라면 NOR 플래시 메모리 디바이스 등의 디바이스에서만 이용가능하였을 부트 성능을 디바이스(30)에 제공한다. 따라서, 디바이스(30) 또는 유사한 디바이스는 디바이스(10)의 메모리 디바이스(14)와 메모리 디바이스(16) 모두의 기능을 제공할 수 있다. 그러한 디바이스(30)는 SDRAM(18)과 공통 MCP 패키지 내부에 편리하게 패키징될 수 있다. 그러나, 그러한 MCP는, 2개의 버스(20, 22)를 사용해야 할 필요가 있기 때문에, 상당하는 다수의 핀을 가져야만 할 것이다.
따라서, 단일의 외부 버스를 통하여 호스트 시스템과 통신할 수 있는 NAND 플래시 메모리 및 SDRAM 모두를 포함하는 메모리 디바이스에 대한 필요성이 널리 인식되어 오고 있고 그러한 디바이스를 갖는 것은 매우 이로울 것이다.
발명의 개요
본원발명에 의하면, (a) 제1 메모리가 제조되는 제1 다이; 및 (b) (i) 제1 메모리용 컨트롤러 및 (ii) 적어도 하나의 부가적인 컴포넌트가 제조되는 제2 다이;를 포함하는 메모리 디바이스가 제공된다.
가장 기본적인 형태에 있어서, 본원발명의 제1 메모리 디바이스는 2개의 다이를 포함한다. 제1 메모리는 제1 다이상에서 제조된다. 또한, 제1 메모리용 컨트롤러와 적어도 하나의 부가적인 컴포넌트는 제2 다이상에서 제조된다.
바람직하게는, 2개의 다이는 모두 공통 패키지내에 함께 패키징된다. 가장 바람직하게는, 제1 디바이스는 제1 디바이스를 호스트 시스템에 동작적으로 접속시키는 복수의 핀을 포함한다. 여기서 이해되는 바와 같이, 용어 "핀"은 호스트 시스템과 본원발명의 제1 디바이스와의 사이에 전기적 커넥션을 확립하는 임의 종류의 리드를 말한다. 그래서, 예를 들어 볼 그리드 어레이의 볼은, "핀"이라는 용어가 여기에서 사용되는 바 대로, "핀"의 예시이다.
제1 메모리는 비휘발성 메모리인 것이 바람직하다. 제1 메모리는 플래시 메모리인 것이 더 바람직하다. 제1 메모리는 NAND 플래시 메모리인 것이 가장 바람직하다.
부가적인 컴포넌트 중 하나는 제2 메모리인 것이 바람직하다. 제2 메모리는 SDRAM 등의 휘발성 메모리인 것이 가장 바람직하다. 제2 메모리가 SDRAM이라면, 그때 본원발명의 제1 디바이스는, SDRAM에 고유한, 호스트 시스템으로의 단일 인터페이스를 (예를 들어 컨트롤러의 일부로서) 포함하는 것이 바람직하다.
제1 메모리와 부가적인 컴포넌트는 다른 각각의 복수의 신호를 사용하여 호스트 시스템과 통신하는 것이 바람직하다. 본원발명의 제1 디바이스는 제1 메모리의 각각의 신호가 아니라 부가적인 컴포넌트의 각각의 신호만을 사용하여 호스트 시스템과 통신하는 호스트 시스템으로의 단일 인터페이스를 (예를 들어 컨트롤러의 일부로서) 포함하는 것이 가장 바람직하다.
컨트롤러는 XIP 부트 블록을 포함하는 것이 바람직하다.
또한, 컨트롤러는 부가적인 컴포넌트 중 하나를 관리하는데에 동작하는 것이 바람직하다. 가장 바람직하게는, 컨트롤러에 의해 관리된 부가적인 컴포넌트는 제2 메모리이고, 컨트롤러는 제2 메모리에 페이징 및/또는 하드웨어 디컴프레션을 제공한다.
또한, 본원발명의 범위에는 본원발명의 제1 메모리 디바이스, CPU 및 본원발명의 제1 메모리 디바이스와 CPU와의 사이의 통신을 위한 단일 버스를 포함하는 시스템이 포함된다. 바람직하게는, 버스를 통한 통신은 제1 메모리가 아닌 부가적인 컴포넌트에만 고유한 신호를 통하여서이다.
또한 본원발명에 의하면, (a) 제2 메모리용 컨트롤러 및 제1 메모리가 제조되는 제1 다이를 포함하는 메모리 디바이스가 제공된다.
가장 기본적인 형태에 있어서, 본원발명의 제2 메모리 디바이스는 제2 메모리용 컨트롤러 및 제1 메모리가 제조되는 제1 다이를 포함한다.
제2 메모리는 비휘발성 메모리인 것이 바람직하다. 제2 메모리는 플래시 메모리인 것이 더 바람직하다. 제2 메모리는 NAND 플래시 메모리인 것이 가장 바람직하다.
제1 메모리는 SDRAM 등의 휘발성 메모리인 것이 바람직하다. 제1 메모리가 SDRAM이라면, 그때 본원발명의 제2 디바이스는 SDRAM에 고유한, 호스트 시스템으로의 단일 인터페이스를 (예를 들어 컨트롤러의 일부로서) 포함하는 것이 바람직하다.
또한, 본원발명의 제2 디바이스는 제2 메모리가 제조되는 제2 다이를 포함하는 것이 바람직하다. 2개의 다이는 둘다 공통 패키지내에 함께 패키징되는 것이 더 바람직하다. 제2 디바이스는 제2 디바이스를 호스트 시스템에 동작적으로 접속시키는 복수의 핀을 포함하는 것이 가장 바람직하다.
바람직하게는, 2개의 메모리는 다른 각각의 복수의 신호를 사용하여 호스트 시스템과 통신하고 있다. 가장 바람직하게는, 본원발명의 제2 디바이스는 제2 메모리의 각각의 신호가 아니라 제1 메모리의 각각의 신호를 사용하여서만 호스트 시스템과 통신하기 위한, 호스트 시스템으로의 단일 인터페이스를 (예를 들어 컨트롤러의 일부로서) 포함하고 있다.
컨트롤러는 XIP 부트 블록을 포함하는 것이 바람직하다.
또한, 컨트롤러는, 제1 메모리에 페이징 및/또는 하드웨어 디컴프레션을 제공함으로써, 제1 메모리를 관리하는데에 동작하는 것이 바람직하다.
또한, 본원발명의 범위에는 본원발명의 기본적인 제2 메모리 디바이스, CPU 및 본원발명의 제2 메모리 디바이스와 CPU와의 사이의 통신을 위한 단일 버스를 포함하는 시스템이 포함된다. 통상적으로, 시스템은 제2 메모리도 포함한다. 바람직하게는, 버스를 통한 통신은 제2 메모리가 아닌 제1 메모리에만 고유한 신호를 통하여서이다.
정의
여기서 사용되는 "SDRAM"이라는 용어의 범위는 DDR SDRAM, QDR SDRAM 및 그 파생물 등 임의 유형의 동기식 다이내믹 RAM을 포함하지만, 이에 국한되는 것은 아니다.
이하, 첨부도면을 참조하여, 본원발명을, 단지 예로서, 설명한다.
도 1은 포괄적인 종래기술의 내장 디바이스의 부분 하이 레벨 블록 다이어그램,
도 2는 DiskOnChip®Millennium Plus NAND 플래시 메모리 디바이스의 간략화된 블록 다이어그램,
도 3은 본원발명의 메모리 디바이스의 하이 레벨 블록 다이어그램, 및
도 4는 본원발명의 포괄적인 내장 디바이스의 부분 하이 레벨 블록 다이어그램.
본원발명은 2종류의 메모리를 포함하지만 그들 메모리 중 하나만의 프로토콜 및 신호를 사용하여 호스트 디바이스 또는 시스템과 통신하는 메모리 디바이스에 관한 것이다. 이에 의해, 본원발명은 2개의 메모리와 통신하기 위해 하나의 버스 만을 포함하는 호스트 디바이스 또는 시스템을 가능하게 한다.
본원발명에 의한 메모리 디바이스의 원리 및 동작은 도면 및 이하의 설명을 참조하여 더 잘 이해될 수 있다.
도 3은 본원발명의 메모리 디바이스(70)의 하이 레벨 블록 다이어그램이다. 디바이스(70)는 2개의 다이(72, 74)를 포함한다. 다이(74)상에는 NAND 플래시 메모리(76)가 제조된다. 다이(72)상에는 SDRAM(80)과 NAND 플래시 메모리(76)용 컨트롤러(78)가 제조된다. 컨트롤러(78)는 종래기술의 컨트롤러(32)와 유사하다. 컨트롤러(78)와 컨트롤러(32)의 사이에는 3개의 주요 차이점이 있다. 첫번째 차이점은, (내부 버스(84)를 통해) NAND 플래시 메모리(76)와 통신하는 것에 더하여, 컨트롤러(78)는 또한 예를 들어 다이렉트 메모리 액세스(DMA) 모드로 SDRAM(80)과 직접 통신한다는 점이다. 두번째 차이점은, 컨트롤러(78)는 SDRAM(80)과 메모리 디바이스(70)를 포함하는 호스트 시스템(110)의 CPU(112; 도 4)의 사이에서 신호 변화없이 신호를 바로 통과시키는 "쇼트"로 역할할 수 있다는 점이다. 세번째 차이점은, 컨트롤러(78)가 외부 호스트 시스템과 통신하는데 사용하는 신호는 SDRAM(80)에 고유한 신호라는 점이다. 이들 신호의 일부가 디바이스(70)의 좌측에 예시되어 있다. 컨트롤러(78)의 기능 블록의 관점에서는, 컨트롤러(32)의 대응하는 기능 블록과 실질적으로 다른 컨트롤러(78)만의 유일한 기능 블록은 시스템 인터페이스 블록이다. NOR 플래시 메모리 등의 동기식/비동기식 메모리에 고유한 프로토콜에 따른 통신을 지원하는 컨트롤러(32)의 시스템 인터페이스 블록(38)과는 달리, 컨트롤러(78)의 시스템 인터페이스 블록(82)은 SDRAM(80)에 고유한 프로토콜 에 따른 통신을 지원한다. 따라서, 도 3에 예시되어 있는 컨트롤러(78)만의 유일한 기능 블록은 시스템 인터페이스 블록(82)이다. SDRAM(80)으로의 DMA 등의 다이렉트 액세스를 지원하기 위해 컨트롤러(78)에 어떤 부가적 기능이 필요로 되는지는 당업자에게 명백할 것이다. 따라서, 이러한 다이렉트 액세스 지원 기능은 여기서는 상세하게 설명하지 않는다.
다이(72, 74)는 공통 패키지(86)내에 함께 패키징되어서, 디바이스(70)는 MCP 디바이스가 된다. 복수의 핀(88)이 패키지(86)로부터 돌출하여 있다. 전형적으로, 디바이스(70)는 디바이스(70)가 NAND 플래시 메모리(76)와 SDRAM(80)을 위한 2개의 별개의 통신 프로토콜을 지원하는데 필요로 하는 핀의 수보다 상당히 더 적은 핀을 포함하고 있다. 간략하게 예시하기 위해, 도 3에는 4개의 핀(88)만을 도시하였다.
도 3은 본원발명의 기본적인 메모리 디바이스(70)를 예시하고 있다. 본원발명의 더 정교한 메모리 디바이스(70)는, 예를 들어, 데이터를 컴프레싱하여 NAND 플래시 메모리(76)에 저장시키고 NAND 플래시 메모리(76)로부터 데이터가 로딩될 때의 그 데이터를 SDRAM(80)에 디컴프레싱하는 컨트롤러(78)내의 디컴프레션 엔진 등, NAND 플래시 메모리(76)와 SDRAM(80)이 동일한 디바이스에 존재하고 있는 것을 이용하는 특징을 옵션으로 포함한다.
도 4는 본원발명의 포괄적인 내장 디바이스(110)의 부분 하이 레벨 블록 다이어그램이다. 디바이스(110)의 CPU(112)는 디바이스(10)의 CPU(12)와 유사하다. 디바이스(10)와 디바이스(110)와의 주요 차이점은, 디바이스(110)에 있어서는 메모 리 디바이스(14, 16, 18)의 기능이 본원발명의 메모리 디바이스(70)에 겸비되어 있다는 점이다. 구체적으로는, NAND 플래시 메모리(76)는 디바이스(110)의 미리 저장되는 애플리케이션 및 운영체제를 저장하고 또한 유저의 데이터 및 다운로딩되는 애플리케이션을 저장하는데 사용되고, SDRAM(80)은 런 타임 실행에 사용된다. 결과적으로, 디바이스(110)는 SDRAM(70)에 고유한 신호만을 사용하여 그 단일 메모리 디바이스(70)와 통신하기 위한 하나의 버스(116)만을 필요로 한다.
디바이스(10)에 비해 디바이스(110)에서의 버스의 수 감소에 더하여, 본원발명은 종래기술에 비하여 다음과 같은 이점을 제공한다:
1. (바람직한 바와 같이) SDRAM(80)이 디바이스(110)의 운영체제의 섀도우잉된 이미지도 보유하고 또한 런 타임 실행에 필요한 메모리 공간도 제공하는데 충분할만큼 대용량이라면, 그때, 컨트롤러(78)는 컨트롤러(32)의 부트 블록(40) 및 다운로드 엔진(42)과 유사한 부트 블록 및 다운로드 엔진을 포함하기 때문에, 디바이스(70)는 SDRAM(80)으로부터 직접 부팅될 수 있는 칩셋이다. SDRAM으로부터의 실행이 NOR 플래시 메모리로부터의 실행보다 실질적으로 더 고속이기 때문에, 디바이스(110)는, 그렇게 컨피규어링된다면, 디바이스(10)보다 상당하게 더 고속으로 동작한다.
2. 디바이스(110)는 NOR 플래시 메모리 디바이스와의 통신을 지원하기 위한 버스(20)를 필요로 하지 않기 때문에, CPU 칩셋 벤더는 자유로이 그들 칩으로부터 NOR/SRAM 신호 및 그 연관 핀을 제거할 수 있다. 이것은 다이의 크기를 감소시키고, 칩셋의 비용을 줄이고, 패키지의 물체 크기를 소형화하는 결과를 낳는다.
3. NAND 플래시 메모리(76)로부터 SDRAM(80)으로의 데이터의 전송은, 외부 버스(20, 22)를 통하여 NAND 플래시 메모리 디바이스(16)로부터 SDRAM 메모리 디바이스(18)로의 데이터 전송과는 달리, 고속이고, 저전력의 다이렉트 전송이고, 외부 버스의 로딩이 없다.
4. 옵션으로서, SDRAM(80)을 관리하기 위한 페이징 및 하드웨어 디컴프레션 등의 메모리 관리 기능이 컨트롤러(78)에 포함될 수도 있다. 디바이스(10)에 있어서는, 버스(22) 및 CPU(12)가 그러한 기능에 관여해야 한다.
본원발명이 제한된 수의 실시예에 관하여 설명되었지만, 본원발명의 다수의 변형, 수정 및 다른 응용이 이루어질 수 있음을 알 것이다.

Claims (41)

  1. 메모리 디바이스로서,
    (a) 호스트에 런타임 실행 기능을 제공하도록 동작하는 RAM;
    (b) 상기 호스트에 대하여, 운영체제, 미리 저장되는 애플리케이션, 다운로딩되는 어플리케이션, 및 사용자 데이터로 이루어진 그룹에서 선택된 코드를 저장하도록 동작하는 플래시 메모리;
    (c) RAM 프로토콜만 사용하여 상기 호스트와 통신하기 위한 인터페이스;
    (d) 상기 코드의 상기 저장을 지원하여, 상기 RAM을 사용하지 않고 상기 RAM에 독립적으로 상기 호스트와 상기 코드를 교환하도록 동작하고, 상기 런타임 실행 기능을 지원하여 상기 인터페이스와 상기 RAM 사이에 직접적으로 신호를 교환하도록 동작하는, 플래시 메모리의 컨트롤러;를 포함하는 것을 특징으로 하는 메모리 디바이스.
  2. 제1항에 있어서,
    (e) 그 위에 상기 플래시 메모리가 제조된 제1다이; 및
    (f) 그 위에 상기 RAM 및 상기 컨트롤러가 제조된 제2다이를 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  3. 제1항에 있어서, 상기 플래시 메모리는 NAND 플래시 메모리인 것을 특징으로 하는 메모리 디바이스.
  4. 제1항에 있어서, 상기 RAM은 SDRAM인 것을 특징으로 하는 메모리 디바이스.
  5. 제1항에 있어서, 상기 인터페이스는 상기 호스트와 통신하기 위한 단일 인터페이스인 것을 특징으로 하는 메모리 디바이스.
  6. 내장 디바이스로서,
    (a) CPU;
    (b) 메모리 디바이스;
    (i) 상기 CPU에 런타임 실행 기능을 제공하기 위한 RAM, 및
    (ii) 상기 CPU가 운영체제, 미리 저장되는 애플리케이션, 다운로딩되는 어플리케이션, 및 사용자 데이터로 이루어진 그룹에서 선택된 코드에 액세스하는 플래시 메모리; 및
    (c) 상기 CPU 및 상기 메모리 다바이스가 RAM 프로토콜의 신호만 사용하여 서로 통신하는 통신 링크를 포함하고, 상기 메모리 디바이스는
    (iii) 상기 코드의 상기 액세싱을 지원하여, 상기 RAM을 사용하지 않고 상기 RAM에 독립적으로 상기 CPU와 상기 코드를 교환하도록 동작하고, 상기 런타임 실행 기능을 지원하여 상기 CPU와 상기 RAM 사이에 직접적으로 신호를 교환하도록 동작하는, 플래시 메모리의 컨트롤러;를 포함하는 것을 특징으로 하는 내장 디바이스.
  7. CPU, RAM, 플래시 메모리, 및 이 플래시 메모리의 컨트롤러를 포함하는 내장 디바이스를 오퍼레이팅하는 방법으로서,
    (a) 런타임 실행을 위한 RAM과 통신하기 위해 RAM 프로토콜을 사용하는 단계;
    (b) 운영체제, 미리 저장되는 애플리케이션, 다운로딩되는 어플리케이션, 및 사용자 데이터로 이루어진 그룹에서 선택된 코드를, 상기 플래시 메모리 내에 저장하는 단계;
    (c) 상기 플래시 메모리 내의 상기 코드에 액세스하기 위한 상기 컨트롤러와 통신하기 위해 상기 프로토콜을 사용하는 단계를 포함하고,
    상기 코드는 RAM을 사용하지 않고 RAM과 독립적으로 상기 컨트롤러에 의해 액세스되는 것을 특징으로 하는 CPU, RAM, 플래시 메모리, 및 이 플래시 메모리의 컨트롤러를 포함하는 내장 디바이스를 오퍼레이팅하는 방법.
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