KR100847968B1 - 컴퓨팅 시스템, 전자 통신 디바이스, 컴퓨팅 시스템 운영 방법 및 정보 처리 방법 - Google Patents

컴퓨팅 시스템, 전자 통신 디바이스, 컴퓨팅 시스템 운영 방법 및 정보 처리 방법 Download PDF

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Abstract

랜덤 액세스 메모리 시스템은 제 1 프로세서, 제 2 프로세서 및 메모리 디바이스를 갖는다. 제 1 프로세서는 어드레스 포트를 가지며 제 2 프로세서도 어드레스 포트를 갖는다. 메모리 디바이스는 제 1 프로세서의 어드레스 포트 및 제 2 프로세서의 어드레스 포트와 양자 택일적으로 인터페이싱하는 이중 포트를 갖는다.

Description

컴퓨팅 시스템, 전자 통신 디바이스, 컴퓨팅 시스템 운영 방법 및 정보 처리 방법{DUAL-PORT SEMICONDUCTOR MEMORIES}
도 1은 각각이 전용 메모리 서브시스템을 갖는 애플리케이션 프로세서 및 베이스밴드 프로세서를 갖는 시스템의 블록도,
도 2는 본 발명의 일 실시예에 따른 이중 포트 메모리 서브시스템과 함께 애플리케이션 프로세서와 베이스밴드 프로세서를 구비한 애플리케이션 시스템의 블록도,
도 3은 본 발명의 일 실시예에 따른 이중 포트 메모리 서브시스템과 함께 애플리케이션 프로세서와 베이스밴드 프로세서를 구비한 애플리케이션 시스템의 일부를 도시한 도면,
도 4는 본 발명의 일 실시예에 따른 애플리케이션 시스템의 예시적인 타이밍 도면.
도면의 주요 부분에 대한 부호의 설명
30 : 애플리케이션 시스템 32 : 베이스밴드 프로세서
32a : 메모리 제어기 34 : 애플리케이션 프로세서
34a : 메모리 제어기 36 : 플래시 메모리
38 : 플래시 메모리 40 : 이중 포트 RAM
본 발명은 반도체 메모리 시스템에 관한 것이며, 특히 이중 포트를 갖는 메모리 구성 요소를 포함하는 메모리 시스템에 관한 것이다.
셀 방식 전화와 같은 수많은 이동가능한 무선 애플리케이션은 통상적으로 통신 기능을 수행하기 위해서 베이스밴드 프로세서를 포함하고 또한 프로세싱을 돕고 저장을 위해서 반도체 메모리를 사용하고 있다. 이러한 디바이스에 대해서 다중 특징 기능과 전체적인 정교함에 대한 요구가 점점 증가하고 있다. 이러한 몇몇 디바이스에서, 이러한 다중 특징 기능의 증가 요구에 응답하여 크게 2 가지 방식의 기술이 출현하고 있다.
한 방식의 기술에서는, 애플리케이션 프로세서가 외부 디바이스로서 전화기에 부가되거나 베이스밴드 프로세서 내에 내장된다. 베이스밴드 프로세서는 셀 방식 전화의 보다 많은 통상적인 통신 요구 사항을 처리하는데 반해, 애플리케이션 프로세서는 Windows Mobile, 게임, 비디오 스트리밍 등과 같은 고 레벨 동작 시스템을 운영할 수 있다. 그러나, 베이스밴드 프로세서 및 애플리케이션 프로세서 각각은 통상적으로 자신의 여러 전용 메모리 서브시스템을 구비하고 있다. 이러한 다수의 전용 메모리 서브시스템은 시스템의 비용을 증가시키고 전체적인 복잡도도 증 가시킨다.
이러한 문제로 인해서, 본 발명이 필요하게 된다.
본 발명의 일 측면은 제 1 프로세서, 제 2 프로세서 및 메모리 디바이스를 갖는 랜덤 액세스 메모리 시스템을 제공한다. 제 1 프로세서는 어드레스 포트를 갖도록 구성되며, 제 2 프로세서도 어드레스 포트를 갖도록 구성된다. 메모리 디바이스는 제 1 프로세서의 어드레스 포트 및 제 2 프로세서의 어드레스 포트와 양자 택일적으로 인터페이싱하는 이중 포트를 갖도록 구성된다.
첨부된 도면은 본 발명의 보다 나은 이해를 제공하기 위해 제공되며 본 발명의 상세한 설명에 포함되고 그 상세한 설명의 일부를 구성한다. 이 도면은 발명의 실시예를 도시하며 그 설명은 본 발명의 원리를 설명하는 기능을 수행한다. 본 발명의 다른 실시예 및 여러 이점은 후술되는 상세한 설명을 참조하면 보다 쉽게 이해될 것이다. 도면의 구성요소는 서로에 대해 스케일링될 필요는 없다. 유사한 참조 부호는 대응하는 유사한 부분을 나타낸다.
아래의 상세한 설명은 도면을 참조하며, 그 도면은 상세한 설명의 일부를 형성하며, 그 도면을 통해 본 발명이 실시되는 특정의 실시예가 예시된다. 이러한 점에 있어서 "상부", "하부", "전", "후", "선행", "후행" 등의 방향성 용어는 도 시되는 도면의 방향과 함께 사용된다. 본 발명의 실시예의 구성요소들이 여러 다양한 방향으로 위치할 수 있기 때문에 방향성 용어는 예시의 목적으로 사용되며 제한하는 방식으로 사용되지는 않는다. 다른 실시예가 사용될 수 있으며 본 발명의 영역에서 구조적 또는 논리적 변경이 가해질 수 있다. 따라서, 아래의 상세한 설명은 제한적인 의미로 간주되지 않으며 본 발명의 영역은 첨부되는 청구범위로 한정된다.
도 1은 애플리케이션 시스템(10)을 도시한다. 애플리케이션 시스템(10)은 베이스밴드 프로세서(12) 및 애플리케이션 프로세서(14)를 포함한다. 베이스밴드 프로세서(12)는 메모리 제어기(12a)를 포함하고 애플리케이션 프로세서(14)는 메모리 제어기(14a)를 포함한다. 애플리케이션 시스템(10)은 플래시 메모리(16), 랜덤 액세스 메모리(RAM)(18), 플래시 메모리(20) 및 랜덤 액세스 메모리(RAM)(22)를 더 포함한다.
일 경우에는, 플래시 메모리(16)는 NOR 플래시 메모리 디바이스이고 플래시 메모리(20)는 NAND 플래시 메모리 디바이스이며, RAM(18)은 PSRAM이고 RAM(22)은 저 전력 더블 데이터 레이트(DDR) RAM이다. 플래스 메모리(16)는 외부 메모리 버스를 통해서 베이스밴드 프로세서(12)에 접속되고, 플래시 메모리(16)와 RAM(18)은 외부 메모리 버스를 통해서 서로 접속되어 있다. 플래시 메모리(20)과 RAM(22)은 각각 외부 메모리 버스를 통해서 애플리케이션 프로세서(14)에 병렬로 접속되어 있다.
동작 시에, 애플리케이션 시스템(10)은 미드 내지 하이 레인지 셀 방식 전화 세그먼트(mid to high-range cellular phone segments) 내에서 사용되기에 적합하다. 이러한 일 애플리케이션 시스템(10) 환경에서, 플래시 메모리(16)는 베이스밴드 프로세서(12)를 위한 XIP(execute-in-place:그 자리에서 실행) 코드를 저장한다. 베이스밴드 프로세서(12)는 애플리케이션 시스템(10)을 위한 다양한 통신 기능을 수행한다. 플래시 메모리(16) 내의 XIP 코드는 작업 메모리로서 RAM(18)을 사용하는데, 그 이유는 RAM(18)의 액세스 속도가 플래시 메모리(16)의 액세스 속도보다 매우 높은 경향이 있기 때문이다. 이로써, 필요하다면, XIP 코드는 저 전력 SRD 또는 DDR 상으로 복사되어서 상기 저 전력 SRD 또는 DDR에서 실행될 것이다.
마찬가지로, 애플리케이션 시스템(10)은 애플리케이션 프로세서(14)를 위한 애플리케이션 코드 및 데이터를 비용 효율적으로 저장하기 위해서 플래시 메모리(20)를 사용하고 실행 및 동작 시에는 상대적으로 보다 속도가 높은 RAM(22)을 사용한다. 애플리케이션 프로세서(14)는 상대적으로 고 레벨인 운영 체제 애플리케이션을 수행하는데 전용되며 이로써 애플리케이션 시스템에 추가적인 기능을 제공하게 된다. 통상적인 구성에서는, 메모리 제어기(12a,14a)와 플래시 메모리(16,20) 간의 접속은 RAM(18,22)으로의 접속에 비해 상대적으로 저속이다. 애플리케이션 시스템(10)으로서 구성된 시스템은 플래시 메모리(16 및/또는 20) 내에 상주하는 코드가 주로 RAM(18)과 같은 관련 SRAM 또는 PSRAM 또는 RAM(22)과 같은 관련 저 전력 SDR 또는 DDR과 함께 동작하는 쉐도윙 기술(shadowing technique)을 사용할 수 있다.
도 2는 본 발명의 일 실시예에 따른 애플리케이션 시스템(30)을 도시한다. 애플리케이션 시스템(30)은 베이스밴드 프로세서(32) 및 애플리케이션 프로세서(34)를 포함한다. 베이스밴드 프로세서(32)는 메모리 제어기(32a)를 포함하고 애플리케이션 프로세서(34)는 메모리 제어기(34a)를 포함한다. 애플리케이션 시스템(30)은 플래시 메모리(38) 및 RAM(40)을 더 포함한다. 일 다른 실시예에서, 플래시 메모리(36)가 더 제공되며 이는 점선으로 표시되어 있다. 베이스밴드 프로세서(32)는 애플리케이션 시스템(30)을 위한 다양한 통신 기능을 수행한다. 애플리케이션 프로세서(34)는 상대적으로 고 레벨인 운영 체제 애플리케이션을 수행하는데 전용되며 이로써 애플리케이션 시스템(30)에 추가적인 기능을 제공하게 된다.
일 실시예에서, 베이스밴드 프로세서(32)의 메모리 제어기(32a) 및 애플리케이션 프로세서(34)의 메모리 제어기(34a)는 각각 외부 메모리 버스를 통해서 RAM(40)에 접속된다. 플래시 메모리(38)는 애플리케이션 프로세서(34)의 메모리 제어기(34a)에 접속된다. 다른 경우에, 플래시 메모리(36)는 베이스밴드 프로세서(32)의 메모리 제어기(32a)와 RAM(40) 간에 접속된다. 일 경우에, RAM(40)은 이중 포트 저전력 더블 데이터 레이트(LP-DDR)이고, 플래시 메모리(36)는 NOR 플래시 메모리 디바이스이며, 플래시 메모리(39)는 NAND 플래시 디바이스이다.
일 애플리케이션에서, 애플리케이션 시스템(30)은 미드 내지 하이 엔드 셀 방식 전화 세그먼트(middle to high-end cellular phone segements) 내에서 사용되기에 적합하다. 이러한 일 시스템에서, 베이스밴드 프로세서(32) 및 애플리케이션 프로세서(34)를 위한 애플리케이션 소프트웨어 및 데이터는 플래시 메모리(38) 내에 저장된다. 메모리 제어기(34a)는 외부 메모리 버스를 통해서 플래시 메모리(38) 내의 임의의 데이터 및 상기 코드를 액세스하여 쉐도윙 기술을 이용하여 RAM(40)에서 상기 코드를 실행하기 위해서 RAM(40)으로 상기 코드를 복사한다. 이러한 방식으로, 베이스밴드 프로세서(32)는 필요하면 그 위치로부터 임의의 코드를 액세스할 수 있다. 다른 실시예에서, 베이스밴드 프로세서(32)를 위한 코드가 플래시 메모리(36) 내에 상주하여서 RAM(40) 내부로 복사되어 RAM(40)에서 베이스밴드 프로세서(32)에 의해서 실행될 수 있도록 플래시 메모리(36)가 제공된다.
RAM(40)은 다수의 프로세서와의 인터페이스를 지원하는 액세스 포트를 갖는다. 도 2에서, 이러한 "이중 포트"는 베이스밴드 프로세서(32)의 메모리 제어기(32a) 및 애플리케이션 프로세서(34)의 메모리 제어기(34a) 각각이 RAM(4)으로의 액세스를 공유하도록 도시되어 있다. 다른 경우에, 베이스밴드 프로세서(32)의 메모리 제어기(32a)가 실제로 중간의 플래시 메모리(36)를 통해서 액세스한다. 두 경우에, 베이스밴드 프로세서(32)의 메모리 제어기(32a) 및/또는 애플리케이션 프로세서(34)의 메모리 제어기(34a)가 RAM(40)의 데이터 포트 및 어드레스 포트를 멀티플렉싱한다. 이러한 방식으로, 베이스밴드 프로세서(32) 및 애플리케이션 프로세서(34) 모두가 각각이 자신의 전용 RAM 디바이스를 갖는 대신에 단일 RAM 디바이스를 공유할 수 있다. 두 프로세서를 지원하는 이중 포트 메모리 디바이스로 인해서 애플리케이션 시스템(30)이 상주하는 인쇄 회로 기판 상의 공간 또는 다른 위치 상의 공간이 크게 절감될 수 있다. 또한, 이중 포트 RAM(40)으로 인해서 애플리케이션 시스템(30)의 비용 및 복잡도가 감소된다.
도 3은 본 발명의 일 실시예에 따른 애플리케이션 시스템(50)의 더 상세한 도면이다. 애플리케이션 시스템(50)의 몇 개의 특정 포트 및 핀 인터페이스가 도시되어 있으며, 소정의 부분은 도시를 용이하게 하기 위해서 블록으로 처리되었다. 애플리케이션 시스템(50)은 베이스밴드 프로세서(52), 애플리케이션 프로세서(54), RAM 디바이스(60)를 포함한다. 베이스밴드 프로세서(52)는 메모리 제어기(52a)를 포함하고 애플리케이션 프로세서(54)는 메모리 제어기(54a)를 포함한다.
일 실시예에서, 베이스밴드 프로세서(52)로부터의 어드레스 및 데이터 핀들(A/D 핀들)이 RAM(60)의 어드레스 버스로 멀티플렉싱되고, 또한 애플리케이션 프로세서(54)의 어드레스 핀들이 RAM(60)의 상기 동일한 어드레스 버스로 접속된다. 이러한 방식으로, 베이스밴드 프로세서(52) 및 애플리케이션 프로세서(54) 모두가 이러한 "이중 포트"(A/D)에 접속되어 RAM(60)를 공유하게 된다. 이로써, 두 프로세서(52,54)를 위해서 각각 전용되는 RAM이 사용되는 대신에, 공유형 이중 포트 RAM(60)이 사용된다.
베이스밴드 프로세서(52)의 메모리 제어기(52a)는 RAM(60) 및 애플리케이션 프로세서(54)와 인터페이싱하기 위해서 다수의 포트를 포함하고 있다. 일 실시예에서, 메모리 제어기(52a)는 멀티플렉싱된 어드레스 및 데이터 포트(A/D), 제어 버스 포트(CTRL B), 버스 요청 포트(BUSREQ AP), 대기 포트(RDY) 및 베이스밴드 사용 중 포트(baseband busy port)(BUSY_BB)를 포함한다. 이와 마찬가지로, 애플리케이션 프로세서(54)의 메모리 제어기(54a)도 RAM(60) 및 베이스밴드 프로세서(52)와 인터페이싱하기 위해서 다수의 포트를 포함하고 있다. 일 실시예에서, 메모리 제어기(54a)는 어드레스 포트(A), 뱅크 어드레스 포트(BA), 제어 버스 포트(CTRL A), 버스 요청 포트(BUSREQ AP), DQ 버스 포트(DQ), DQS 포트(DQS) 및 베이스밴드 사용 중 포트(BUSY_BB)를 포함한다.
또한, RAM(60)도 애플리케이션 프로세서(54)와 베이스밴드 프로세서(52)와의 인터페이스를 제어 및 관리하기 위해서 다수의 포트 및 레지스터를 포함하고 있다. 일 실시예에서, RAM(60)은 어드레스 및 데이터 포트(A/D), 뱅크 어드레스 포트(BA), 대기 포트(RDY), 제어 버스 포트(CTRL), 버스 요청 포트(BUSREQ AP), DQ 버스 포트(DQ) 및 DQS 포트(DQS)를 포함하고 있다.
애플리케이션 시스템(50)의 일 실시예의 동작 시에, 베이스밴드 프로세서(52) 및 애플리케이션 프로세서(54) 모두가 RAM(60)의 이중 어드레스 및 데이터 포트(A/D)와 통신한다. 일 실시예에서, 이는 베이스밴드 프로세서(52)로 하여금 자신의 어드레스 및 데이터 포트(A/D)가 RAM(60)의 이중 어드레스 및 데이터 포트와 인터페이싱하도록 하고 이어서 상기 이중 포트(A/D) 상으로 어드레스 및 데이터 신호들을 멀티플렉싱하도록 함으로써 성취된다. 일 실시예에서, 이들 포트는 각각 16 비트 포트<15:1>이다. 이어서, 애플리케이션 프로세서(54)가 자신의 어드레스 포트(A)를 RAM(60)의 이중 어드레스 및 데이터 포트(A/D)와 인터페이싱시키며 자신의 DQ 포트 및 DQS 포트를 RAM(60)의 각각의 DQ 포트 및 DQS 포트와 인터페이싱시킨다. 일 실례에서, 애플리케이션 프로세서(54)의 어드레스 포트(A)는 16 비트 포트<15:1>이다. 이러한 방식으로, 애플리케이션 프로세서(54)와 베이스밴드 프로세서(53)는 각각 RAM(60)의 이중 어드레스 및 데이터 포트(A/D)를 통해서 RAM(60)으로의 액세스를 공유하게 된다.
일 실시예에서, 애플리케이션 프로세서(54)는 베이스밴드 프로세서(52)보다 큰 대역폭을 필요로 한다. 따라서, 별도의 DQ 버스가 애플리케이션 프로세서(54)를 인터페이싱하며 이로써 애플리케이션 프로세서(54)의 어드레스 포트(A)의 핀의 개수를 증가시키지 않으면서 보다 높은 대역폭을 제공한다. 이로써, 일 실시예에서, DQ 버스 및 DQS 버스가 애플리케이션 프로세서(54)와 RAM(60) 간에서 전용된다. 적어도 몇몇 애플리케이션에서는 베이스밴드 프로세서(52)가 애플리케이션 프로세서(54)만큼 고속으로 동작할 필요가 없기 때문에, 어드레스 버스는 베이스밴드 프로세서(52)의 메모리 제어기(52a) 내부의 어드레스 및 데이터 멀티플렉스 포트(A/D)로 변환된다. 이 경우에, 별도의 DQ 버스 및 DQS 버스는 베이스밴드 프로세서(52)에 대해서는 필요하지 않게 된다. 일 실시예에서, 애플리케이션 프로세서(54)에 대해 제공된 추가 대역폭으로 인해서 DQ 버스의 더블 데이터 레이트의 사용이 가능해지고, 단일 데이터 레이트는 멀티플렉싱된 어드레스 및 데이터 버스에 대해서 사용된다.
단일 메모리 디바이스(RAM)(60)가 두 프로세서(베이스밴드 프로세서(52) 및 애플리케이션 프로세서(54))에 의해 사용되기 때문에, 본 발명의 일 실시예는 두 프로세서가 메모리 디바이스를 액세스할 시의 충돌을 관리하는 중재 로직을 사용한다. 일 실시예에서, 시스템(50)은 애플리케이션 버스 요청 신호(BUSREQ_AP) 및 베이스밴드 사용 중 신호(BUSY_BB)를 사용하여 메모리 디바이스로의 두 프로세서의 액세스를 조정한다. 또한 RAM(60)에 의해 수신되는 애플리케이션 버스 요청 신호(BUSREQ_AP)는 애플리케이션 프로세서(54)로 하여금 이중 어드레스 및 데이터 포 트(A/D)를 제어할 수 있도록 하며 베이스밴드 사용 중 신호(BUSY_BB)는 베이스밴드 프로세서(52)가 이중 어드레스 및 데이터 포트(A/D)를 사용하고 있을 때를 애플리케이션 프로세서(54)에 알린다.
일 실례로서, 애플리케이션 프로세서(54)는 제어권을 어서트(assert)하기 이전에 베이스밴드 프로세서(52)가 RAM(60)의 이중 어드레스 및 데이터 포트(A/D)를 사용하고 있는 중인지의 여부를 결정하기 위해서 베이스밴드 사용 중 신호(BUSY_BB)를 검사한다. 이 베이스밴드 사용 중 신호(BUSY_BB)가 베이스밴드 프로세서(52)가 이중 포트(A/D)를 사용하고 있지 않다고 나타내면, 애플리케이션 프로세서(54)는 RAM(60)의 이중 어드레스 및 데이터 포트(A/D)를 간단하게 사용할 수 있다. 그러나, 이 베이스밴드 사용 중 신호(BUSY_BB)가 베이스밴드 프로세서(52)가 이중 포트(A/D)를 사용하고 있다고 표시하면, 애플리케이션 프로세서(54)는 애플리케이션 버스 요청 신호(BUSREQ_AP)를 어서트하여 베이스밴드 프로세서(52)로부터의 버스를 제어하여 RAM(60)의 이중 어드레스 및 데이터 포트(A/D)를 사용한다.
일 실시예에서, RAM(60)에는 구성 레지스터(configuration register)(CONF_REG)가 제공된다. 베이스밴드 프로세서(52) 및 애플리케이션 프로세서(54) 모두가 RAM(60)를 사용하기 때문에, 두 프로세서 간의 RAM(60)으로의 액세스 충돌이 제어될 수 있도록 구성 레지스터(CONF_REG)는 비트 맵핑(bit mapping)을 제어한다. 일 실시예에서, 각 프로세서를 위한 개별적인 메모리 로케이션이 제공된다. 이로써, 시스템(50)이 부팅되면, 이 구성 레지스터는 각 프로세서에 대해서 RAM(60) 내부의 세트 로케이션을 확립한다. 가령, 4 뱅크 DRAM 코어의 몇몇 부 분은 베이스밴드 프로세서(52)에 할당되고 4 뱅크 DRAM 코어의 몇몇 다른 부분은 애플리케이션 프로세서(54)에 할당된다. 다른 경우에, 이러한 작업은 프로세서 자체 내부에서 직접적으로 확립되며, 이로써 각 프로세서는 그 자신의 코드 내부에 어드레스 범위를 갖도록 프로그램된다.
일 실시예에서, RAM(60)에도 메모리 액세스 제어를 위한 중재 로직이 제공된다. 이로써, 베이스밴드 프로세서(52) 및 애플리케이션 프로세서(54)에 의해서 동일한 트랜잭션이 액세스되면, 이러한 액세스는 중재될 수 있다. 또한, 이러한 중재 로직은 리프레시 동작이 메모리 액세스 내에서 중재될 수 있도록 DRAM 코어 뱅크의 동작을 위한 리프레시 제어를 포함한다. 일 실시예에서, 이 리프레시 동작은 이러한 동작을 단순화시키기 위해서 오직 애플리케이션 프로세서(54)에 의해서만 제어된다.
일 실시예에서, RAM(60)에는 그의 대기 포트(RDY), 애플리케이션 버스 요청 포트(BUSREQ_AP) 및 제어 포트(CNTR)와 인터페이싱하는 상태 머신이 제공되며, 이어서 상기 포트들은 베이스밴드 프로세서(52) 및 애플리케이션 프로세서(54)의 각각의 대기 포트(RDY), 애플리케이션 버스 요청 포트(BUSREQ_AP) 및 제어 포트(CNTR)와 인터페이싱하게 된다. 일 실시예에서, 베이스밴드 프로세서(52) 및 애플리케이션 프로세서(54)는 공통 제어 핀을 공유한다. 또한, 일 경우에, 상태 머신은 2 분할되어서 베이스밴드 프로세서(52) 및 애플리케이션 프로세서(54) 모두를 서비스한다.
도 4는 본 발명의 일 실시예에 따른 애플리케이션 시스템(50)과 같은 시스템 의 예시적인 타이밍 도면이다. 신호들이 도면에 걸쳐서 수평적으로 임시적으로 도시되어 있으며, 각 신호들에는 도 3의 애플리케이션 시스템(50)으로부터의 대응하는 포트들이 참조 부호로 표시되어 있다.
애플리케이션 시스템(50)의 동작 시에, 베이스밴드 프로세서(52) 및 애플리케이션 프로세서(54)는 이중 포트(A/D)를 통해서 필요에 의해서 양자 택일적으로 RAM(60)을 액세스한다. 도 4에서, 클록 신호(CLK)는 도면의 상부에 도시된다. 도면에서 제 1 클록 사이클의 경우, 판독 명령이 이미 인가되었으며 베이스밴드 프로세서(52)의 멀티플렉스된 어드레스 및 데이터 포트(A/D)가 RAM(60)으로부터 데이터를 판독하고 있다. 제 1 클록 사이클 동안 데이터 Qa-1이 판독되고 제 2 클록 사이클 동안 데이터 Qa가 직렬로 판독된다.
베이스밴드 프로세서(52)가 데이터를 판독하고 있기 때문에, 베이스밴드 사용 중 신호(BUSY_BB)는 하이 상태이다. 도시된 실례에서, 제 2 클록 사이클 후에, 애플리케이션 프로세서(54)가 RAM(60)를 액세스할 필요가 있다. 이를 위해서, 애플리케이션 프로세서(54)가 애플리케이션 버스 요청 신호(BUSREQ_AP)를 생성하고 1 클록 사이클 후에 베이스밴드 프로세서(52)가 버스의 사용권을 주장하지 않게 되면서 베이스밴드 사용 중 신호(BUSY_BB)가 로우 상태가 된다. 이어서, 다음 클록 사이클 동안, 애플리케이션 프로세서(54)의 메모리 제어기(54a)가 RAM(60)의 이중 포트 상의 어드레스(AI_AP) 및 대응하는 판독 명령(READ RAM)을 전송한다. 애플리케이션 프로세서(54)를 위한 칩 선택(CS_AP)이 어서트된다. 이어서, 몇몇 대기 상태 후에, 데이터가 DQ 버스(Q0,Q1,Q2,Q3) 상으로 판독되는데 이 버스는 애플리케이션 프로세서(50)의 전용 버스이다.
판독 명령 및 어드레스가 어서트된 후인 다음 사이클 동안, 애플리케이션 서버(54)는 버스의 사용권을 주장하지 않게 되고 이중 포트의 사용권이 다시 베이스밴드 프로세서에 양도되며(BUSY_BB 신호가 하이 상태로 다시 천이함), 데이터가 모두 판독될 때까지 직렬로 데이터가 계속 판독된다(Qa+1,Qa+2). 베이스밴드 프로세서(52) 동작이 일단 완료되면, 베이스밴드 사용 중 신호(BUSY_BB)는 로우 상태로 되고 베이스밴드 프로세서(52)는 버스 사용권을 주장하지 않게 된다.
다음으로, 이 도면에서, 베이스밴드 프로세서(52)가 RAM(60)으로부터의 자신의 판독 동작을 완료한 후인 몇몇 클록 사이클 동안, 애플리케이션 프로세서(54)는 다시 한번 판독 명령(READ RAM) 및 RAM(60)의 이중 포트(A/D) 상의 어드레스(Aj_AP)를 어서트한다. 이 경우에, 애플리케이션 프로세서(54)는 버스 요청 신호(BUSREQ_AP)를 먼저 어서트하지 않고도 버스를 제어할 수 있다. 버스 요청 신호는 이 경우에는 베이스밴드 사용 중 신호(BUSY_BB)가 이미 로우 상태이기 때문에, 즉 버스가 유휴 상태이기 때문에 필요하지 않다. 이러한 방식으로, 애플리케이션 프로세서(54)는 버스를 간단하게 사용할 수 있다. 또한, 애플리케이션 프로세서(54)를 위한 칩 선택이 어서트되고 몇몇 대기 상태 후에 데이터가 DQ 버스(Q4,Q5) 상으로 판독된다.
마지막으로, 도 4에서, 베이스밴드 프로세서(52)의 기록 동작은 애플리케이션 프로세서(54)가 그의 판독 동작을 어서트한 후에 도시되어 있다. 이로써, 베이스밴드 사용 중 신호(BUSY_BB)가 하이 상태가 되고 기록 명령(WRITE BB)이 이어서 베이스밴드 프로세서(52)에 의해서 발행되고 어드레스(Ab_BB)가 이중 포트 버스 상에 배치된다.
이러한 방식으로, 베이스밴드 프로세서(52) 및 애플리케이션 프로세서(54)가 필요한 대로 이중 포트(A/D)를 양자 택일적으로 액세스함으로써 단일 메모리 디바이스(RAM)(60)를 공유할 수 있다. 별도의 칩 선택 신호(CA_AP 및 CE_BB)가 어느 프로세서가 메모리를 액세스할지를 선택하기 위해서 어서트될 수 있다. 버스 요청 신호(BUSREQ_AP) 및 베이스밴드 사용 중 신호(BUSY_BB)와 같은 핸드쉐이킹 신호들이 사용되어서 프로세서들의 액세스 간을 중재할 수 있다. 다른 실시예에서, 베이스밴드 프로세서(52)의 RAM(60)으로의 액세스는 NOR 플래시 메모리 인터페이스를 통해서 성취되는데, 이 경우에 어드레스 및 데이터는 상기 인터페이스를 통해서 멀티플렉싱된다. 또 다른 실시예에서, 베이스밴드 프로세서(52)의 RAM(60)으로의 액세스는 16 비트 이상의 어드레스 및 데이터가 2 사이클을 사용하여 16 개 핀으로 전송된다는 점을 제외하면 RAM(60)의 이중 포트(A/D)를 통해서 어드레스 및 데이터를 멀티플렉싱함으로써 성취될 수 있다.
특정 실시예들이 본 명세서에서 도시 및 기술되었지만, 다양한 변경 및/또는 균등한 구현이 도시된 특정 실시예들 대신에 본 발명의 범위를 일탈하지 않으면서 사용될 수 있음을 본 기술 분야의 당업자는 이해할 것이다. 본 출원은 본 명세서에서 기술된 특정 실시예들의 임의의 적응된 또는 변경된 사항들을 포함하는 것으로 해석될 필요가 있다. 그러므로, 본 발명은 청구 범위 및 이의 균등 부분에 의해서만 한정된다.

Claims (23)

  1. 컴퓨팅 시스템에 있어서,
    어드레스 및 데이터 포트를 갖도록 구성된 제 1 프로세서와 어드레스 포트 및 데이터 포트를 갖도록 구성된 제 2 프로세서를 포함하는 다수의 프로세서와,
    어드레스 및 데이터 포트로서 구성된 제 1 포트와 데이터 포트로서 구성된 제 2 포트를 구비한 메모리 디바이스를 포함하되,
    상기 메모리 디바이스의 상기 제 1 포트는 상기 제 1 프로세서의 상기 어드레스 및 데이터 포트와 상기 제 2 프로세서의 상기 어드레스 포트를 양자 택일적으로 인터페이싱하도록 구성되고,
    상기 메모리 디바이스의 상기 제 2 포트는 상기 제 2 프로세서의 상기 데이터 포트와만 인터페이싱하도록 구성되는,
    컴퓨팅 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 프로세서의 상기 어드레스 및 데이터 포트는, 어드레스 및 데이터가 상기 어드레스 및 데이터 포트를 통해 상기 메모리 디바이스의 상기 제 1 포트로 멀티플렉싱되도록 구성되는,
    컴퓨팅 시스템.
  3. 제 2 항에 있어서,
    상기 제 2 프로세서는 상기 메모리 디바이스의 상기 제 2 포트와 인터페이싱하기 위한 전용 데이터 버스를 더 포함하는,
    컴퓨팅 시스템.
  4. 제 3 항에 있어서,
    상기 메모리 디바이스, 상기 제 1 프로세서 및 상기 제 2 프로세서에 접속된 제 1 제어 신호부를 더 포함하고,
    상기 제 1 제어 신호부는 상기 제 1 프로세서가 상기 메모리 디바이스의 상기 제 1 포트에 접속되는 때를 상기 제 2 프로세서에 나타내는,
    컴퓨팅 시스템.
  5. 제 4 항에 있어서,
    제 2 제어 신호부를 더 포함하되,
    상기 제 2 제어 신호부는 상기 제 2 프로세서가 상기 제 1 프로세서를 인터럽트(interrupt)하여 상기 메모리 디바이스의 상기 제 1 포트를 양수(take over)할 수 있도록 하는,
    컴퓨팅 시스템.
  6. 다수의 프로세서를 갖는 전자 통신 디바이스로서,
    랜덤 액세스 메모리(RAM) 구성 요소와,
    어드레스 및 데이터 포트를 갖도록 구성된 제 1 프로세서와,
    어드레스 포트 및 데이터 포트를 갖도록 구성된 제 2 프로세서를 포함하며,
    상기 랜덤 액세스 메모리 구성 요소는 어드레스 및 데이터 포트와 데이터 포트를 갖도록 구성되고,
    상기 랜덤 액세스 메모리(RAM) 구성 요소의 상기 어드레스 및 데이터 포트는 상기 제 1 프로세서의 상기 어드레스 및 데이터 포트 및 상기 제 2 프로세서의 상기 어드레스 포트와 양자 택일적으로 인터페이싱하도록 구성되고,
    상기 랜덤 액세스 메모리 구성 요소의 상기 데이터 포트는 상기 제 2 프로세서의 상기 데이터 포트와만 인터페이싱하도록 구성되는,
    전자 통신 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 프로세서의 상기 어드레스 및 데이터 포트는, 어드레스 및 데이터가 상기 어드레스 및 데이터 포트를 통해 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트로 멀티플렉싱되도록 구성되는,
    전자 통신 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1 프로세서는 상기 전자 통신 디바이스를 위한 통신 기능을 수행하 도록 구성된 베이스밴드 프로세서인,
    전자 통신 디바이스.
  9. 제 8 항에 있어서,
    상기 제 2 프로세서는 상기 전자 통신 디바이스를 위한 운영 체제 애플리케이션을 수행하도록 구성된 애플리케이션 프로세서인,
    전자 통신 디바이스.
  10. 제 6 항에 있어서,
    상기 전자 통신 디바이스는 셀 방식 통신 디바이스로서 구성된,
    전자 통신 디바이스.
  11. 반도체 메모리 시스템으로서,
    어드레스 및 데이터 포트와 데이터 포트를 갖는 랜덤 액세스 메모리 구성 요소와,
    어드레스 및 데이터 포트를 갖도록 구성된 제 1 프로세서와,
    어드레스 포트와 데이터 포트를 갖도록 구성된 제 2 프로세서와,
    상기 제 1 프로세서 및 상기 제 2 프로세서로부터의 어드레스 및 데이터를 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트를 통해서 멀티플렉싱함으로써 또한 상기 랜덤 액세스 메모리 구성 요소의 상기 데이터 포트가 상기 제 2 프로세서의 상기 데이터 포트와만 인터페이싱하도록 함으로써, 상기 제 1 프로세서와 상기 제 2 프로세서에 의한 상기 랜덤 액세스 메모리 구성 요소로의 액세스를 제어하는 수단을 포함하는,
    반도체 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 제 1 프로세서의 상기 어드레스 및 데이터 포트는, 어드레스 및 데이터가 상기 어드레스 및 데이터 포트를 통해 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트로 멀티플렉싱되도록 구성되는,
    반도체 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 제 2 프로세서는 상기 랜던 액세스 메모리 구성 요소의 상기 데이터 포트와 인터페이싱하기 위한 전용 데이터 버스를 더 포함하는,
    반도체 메모리 시스템.
  14. 제 11 항에 있어서,
    상기 랜덤 액세스 메모리 구성 요소는 상기 랜덤 액세스 내부의 제 1 메모리 뱅크 부분을 오직 상기 제 1 프로세서에 의해서만 사용될 수 있도록 할당하고 상기 랜덤 액세스 내부의 제 2 메모리 뱅크 부분을 오직 상기 제 2 프로세서에 의해서만 사용될 수 있도록 할당하는 중재 로직을 더 포함하는,
    반도체 메모리 시스템.
  15. 제 11 항에 있어서,
    상기 반도체 메모리 시스템은 전자 통신 디바이스로서 구성되며,
    상기 제 1 프로세서는 통신 기능을 수행하도록 구성된 베이스밴드 프로세서인,
    반도체 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 제 2 프로세서는 운영 체제 애플리케이션을 수행하도록 구성된 애플리케이션 프로세서인,
    반도체 메모리 시스템.
  17. 컴퓨팅 시스템을 운영하는 방법으로서,
    어드레스 및 데이터 포트를 갖는 제 1 프로세서를 제공하는 단계와,
    어드레스를 포트 및 데이터 포트를 갖는 제 2 프로세서를 제공하는 단계와,
    어드레스 및 데이터 포트와 데이터 포트를 구비한 랜덤 액세스 메모리 구성 요소를 제공하되, 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트는 상기 제 1 프로세서의 상기 어드레스 및 데이터 포트와 상기 제 2 프로세서의 상기 어드레스 포트를 양자 택일적으로 인터페이싱하고, 상기 랜덤 액세스 메모리 구성 요소의 상기 데이터 포트는 오직 상기 제 2 프로세서의 상기 데이터 포트와만 인터페이싱하는 단계와,
    상기 제 1 프로세서의 상기 어드레스 및 데이터 포트와 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트 간에 어드레스를 어서트(assert)하는 단계와,
    상기 제 2 프로세서의 상기 어드레스 포트와 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트 간에 어드레스를 어서트하는 단계와,
    상기 제 1 프로세서의 상기 어드레스 및 데이터 포트와 상기 제 2 프로세서의 상기 어드레스 포트 중 오직 하나만이 주어진 시간에서 상기 랜덤 액세스 메모리 구성 요소의 어드레스 및 데이터 포트와 인터페이싱할 수 있도록, 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트에 대한 상기 제 1 프로세서의 상기 어드레스 및 데이터 포트와 상기 제 2 프로세서의 상기 어드레스 포트의 인터페이스를 제어하는 단계를 포함하는,
    컴퓨팅 시스템 운영 방법.
  18. 제 17 항에 있어서,
    상기 제 1 프로세서의 상기 어드레스 및 데이터 포트와 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트 간에서 어드레스 및 데이터를 멀티플렉싱하는 단계를 더 포함하는,
    컴퓨팅 시스템 운영 방법.
  19. 제 17 항에 있어서,
    상기 제 2 프로세서의 데이터 포트와 상기 랜덤 액세스 메모리 구성 요소의 데이터 포트 간에 접속된 전용 데이터 버스를 통해서 데이터를 제공하는 단계를 더 포함하는,
    컴퓨팅 시스템 운영 방법.
  20. 제 17 항에 있어서,
    상기 제 2 프로세서는 상기 제 1 프로세서를 인터럽트하여 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트를 양수하는,
    컴퓨팅 시스템 운영 방법.
  21. 통신 디바이스 내에서 정보를 처리하는 방법으로서,
    어드레스 및 데이터 신호들을 멀티플렉싱하도록 구성된 어드레스 및 데이터 포트를 갖는 베이스밴드 프로세서 내의 통신 코드를 실행하는 단계와,
    어드레스 포트 및 데이터 포트를 갖는 애플리케이션 프로세서 내의 애플리케이션 코드를 실행하는 단계와,
    상기 베이스밴드 프로세서의 상기 어드레스 및 데이터 포트와 랜덤 액세스 메모리 구성 요소의 어드레스 및 데이터 포트의 인터페이싱과, 상기 애플리케이션 프로세서의 상기 어드레스 포트와 상기 랜덤 액세스 메모리 구성 요소의 어드레스 및 데이터 포트의 인터페이싱을 양자 택일적으로 수행하고, 상기 랜덤 액세스 메모리 구성 요소의 데이터 포트가 상기 애플리케이션 프로세서의 데이터 포트와만 인터페이싱하도록 함으로써, 상기 베이스밴드 프로세서와 상기 애플리케이션 프로세서의 상기 랜덤 액세스 메모리 구성 요소로의 액세스를 제어하는 단계를 포함하는,
    정보 처리 방법.
  22. 제 21 항에 있어서,
    상기 애플리케이션 프로세서는 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트의 제어를 어서트하기 이전에 상기 베이스밴드 프로세서가 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트를 액세스하고 있는 지의 여부를 검사하는,
    정보 처리 방법.
  23. 제 22 항에 있어서,
    상기 베이스밴드 프로세서가 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트를 액세스하고 있는 중이라면 상기 애플리케이션 프로세서는 상기 베이스밴드 프로세서를 인터럽트하고,
    상기 애플리케이션 프로세서는 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트를 액세스하며,
    상기 애플리케이션 프로세서의 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트로의 액세스가 완료되면 상기 애플리케이션 프로세서는 상기 랜덤 액세스 메모리 구성 요소의 상기 어드레스 및 데이터 포트의 제어를 상기 베이스밴드 프로세서에 반환하는,
    정보 처리 방법.
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