JPS6019268A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6019268A JPS6019268A JP58127207A JP12720783A JPS6019268A JP S6019268 A JPS6019268 A JP S6019268A JP 58127207 A JP58127207 A JP 58127207A JP 12720783 A JP12720783 A JP 12720783A JP S6019268 A JPS6019268 A JP S6019268A
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- JP
- Japan
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- data
- input
- external memory
- bus
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体集積回路で実現されたマイクロコンピ
ュータに関し、特にプログラムのメモリとして書込み・
消去・読出し可能な続出専用メモリ（以下ＥＦＲＯＭと
記す）を内蔵したマイクロコンピュータに関する。
ュータに関し、特にプログラムのメモリとして書込み・
消去・読出し可能な続出専用メモリ（以下ＥＦＲＯＭと
記す）を内蔵したマイクロコンピュータに関する。
マイクロコンピータにおいて、プログラムやデータを記
憶してい−るメモリの他に、マイクロコンピュータの外
側に外部メモリを増設することがある。この場合、アド
レスとデータの扱いに二つの機能を考えることができる
。以下にその二つの機能を述べる。
憶してい−るメモリの他に、マイクロコンピュータの外
側に外部メモリを増設することがある。この場合、アド
レスとデータの扱いに二つの機能を考えることができる
。以下にその二つの機能を述べる。
今、データの単位を８ビツトとして外部に６４にバイト
アクセスしようとすれば、アドレスは１６ピツト必要で
ある。従−１１＝ りて、外部メモリのアクセスのため
に、データバスとして１ポート（８ビット）及びアドレ
スバスとして２ボート （１６ビツト）を別々に設ける
方法がある。これを［セパレーテッド・バス機能」と名
付ける。
アクセスしようとすれば、アドレスは１６ピツト必要で
ある。従−１１＝ りて、外部メモリのアクセスのため
に、データバスとして１ポート（８ビット）及びアドレ
スバスとして２ボート （１６ビツト）を別々に設ける
方法がある。これを［セパレーテッド・バス機能」と名
付ける。
もう一つは、データとアドレスの下位８ビツトを一つの
ボートで時分割で行なう方法であり、これを１マルチプ
レクスト・バス機能」と名付ける。
ボートで時分割で行なう方法であり、これを１マルチプ
レクスト・バス機能」と名付ける。
マルチグレクスト・バス機能では８ビツトのラッチを外
部に用意するか又は、ラッチ内蔵のメモリを使用しなけ
ればならないが、セパレーテッド・バス機能の場合より
１ボート（８ビツト）を自由に使うことができる。この
ように、両機能は一長一短がある。このためプログラム
メモリとしてＥＰＩも０Ｍ内蔵のマイクロコンピュータ
では、ユーザがいろいろなシステムに応用する場合にそ
の応用システムに適合させて、上記二つの機能を選択で
きるようにしたものが望まれているが、未だ実現されて
いないという問題点がある。
部に用意するか又は、ラッチ内蔵のメモリを使用しなけ
ればならないが、セパレーテッド・バス機能の場合より
１ボート（８ビツト）を自由に使うことができる。この
ように、両機能は一長一短がある。このためプログラム
メモリとしてＥＰＩも０Ｍ内蔵のマイクロコンピュータ
では、ユーザがいろいろなシステムに応用する場合にそ
の応用システムに適合させて、上記二つの機能を選択で
きるようにしたものが望まれているが、未だ実現されて
いないという問題点がある。
本発明の目的は、かかる従来技術の問題点を解消し、Ｅ
ＦＲＯＭに記憶された情報に従って、上述のマルチプレ
クスト・バス機能及びセパレーテッド・バス機能とを選
択的に使用できるところの半導体集積回路化されたマイ
クロコンピュータを提供することにある。
ＦＲＯＭに記憶された情報に従って、上述のマルチプレ
クスト・バス機能及びセパレーテッド・バス機能とを選
択的に使用できるところの半導体集積回路化されたマイ
クロコンピュータを提供することにある。
本発明のマイクロコンビーータは、書込み・消去・続出
し可能な続出専用メモすを内蔵し半導体集積回路化され
てなるマイクロコンピュータにおいて、該マイクロコン
ビーータの外部に設置された外部メモリをアクセスする
際に、該外部メモリのアドレスとデータを時分割して同
一人出力端子で入出力する第１の入出力手段と、前記外
部メモリのアドレスあるいはデータを一つの入出力端子
から入出力する第２の入出力手段と、前記川越み・消去
・続出し可能な続出専用メモリに記憶された情報に従っ
て前記外部メモリへのアクセスを前記第１の入出力手段
を使用するかあるいはアドレスとデータを別々の入出力
端子で入出力するよう前記第１と第２の入出力手段を組
合せて使用するかを選択制御する制御手段とを含むこと
から構成される。
し可能な続出専用メモすを内蔵し半導体集積回路化され
てなるマイクロコンピュータにおいて、該マイクロコン
ビーータの外部に設置された外部メモリをアクセスする
際に、該外部メモリのアドレスとデータを時分割して同
一人出力端子で入出力する第１の入出力手段と、前記外
部メモリのアドレスあるいはデータを一つの入出力端子
から入出力する第２の入出力手段と、前記川越み・消去
・続出し可能な続出専用メモリに記憶された情報に従っ
て前記外部メモリへのアクセスを前記第１の入出力手段
を使用するかあるいはアドレスとデータを別々の入出力
端子で入出力するよう前記第１と第２の入出力手段を組
合せて使用するかを選択制御する制御手段とを含むこと
から構成される。
以下、本発明の実施例について図面を参照して詳細に説
明ノーる。
明ノーる。
第１１ｇ１は本発明の一実施例の要部を示すブロック図
である。
である。
本実施例は、ＥＦＲＯＭ５を内蔵し半導体集積回路化さ
れてなるマイクロコンピュータにおいて、このマイクロ
コンビーータの外部に設置された外部メモり（図示して
Ｉ／１ない。）をアクセスする際に、この外部メモリの
アドレスとデータを時分割して同一人出力端子１７で入
出力する第１の入出力手段としての８ビツトの第１のボ
ート３と、前記外部メモリのアドレスあるいはデータを
一つの入出力端子１８から入出力する第２の入出力手段
としての８ビツトの第２のボート４と、ＥＰＲＯＭ５に
記憶さ才した情報に従って前記外部メモリへのアクセス
を第ｌのボート３ｆ：使用するかあるいはアドレスとデ
ータを別々の入出力端子１７又は１８で入出力するよう
＠１と第２のボート３，４を組合せて使用するかを選択
制御する制御部１゜インバータ６、ＡＮＤゲート７．８
を伽える制御手段とを含むことから構成されている。な
お、２はプログラムカウンタ、データポインタ、アキュ
ムレータを含むジェネラルレジスタ、９け内部Ｉ１０バ
ス、１０はＥＰ［（０Ｍ５へ外部より情報の書込み、続
出しを行う端子、１９及び２０け外部メモリへの制御用
の端子である。
れてなるマイクロコンピュータにおいて、このマイクロ
コンビーータの外部に設置された外部メモり（図示して
Ｉ／１ない。）をアクセスする際に、この外部メモリの
アドレスとデータを時分割して同一人出力端子１７で入
出力する第１の入出力手段としての８ビツトの第１のボ
ート３と、前記外部メモリのアドレスあるいはデータを
一つの入出力端子１８から入出力する第２の入出力手段
としての８ビツトの第２のボート４と、ＥＰＲＯＭ５に
記憶さ才した情報に従って前記外部メモリへのアクセス
を第ｌのボート３ｆ：使用するかあるいはアドレスとデ
ータを別々の入出力端子１７又は１８で入出力するよう
＠１と第２のボート３，４を組合せて使用するかを選択
制御する制御部１゜インバータ６、ＡＮＤゲート７．８
を伽える制御手段とを含むことから構成されている。な
お、２はプログラムカウンタ、データポインタ、アキュ
ムレータを含むジェネラルレジスタ、９け内部Ｉ１０バ
ス、１０はＥＰ［（０Ｍ５へ外部より情報の書込み、続
出しを行う端子、１９及び２０け外部メモリへの制御用
の端子である。
次に、第２図に示す、マルチプレクスト・バス機能とし
て使用した場合の外部メモリ続出し７のタイムチャート
及び第３図に示すセパレーテッド・バス機能として使用
した場合の同様のタイムチャートを参照して、本実施例
の動作を説明する。なお、クロックφ１からφ９の１サ
イクルで外部メモリをアクセスしているものとする。更
に、説明の便宜上、アドレスの上位８ビツトは省略し、
データ、アドレスともに８ビツトとして説明する。
て使用した場合の外部メモリ続出し７のタイムチャート
及び第３図に示すセパレーテッド・バス機能として使用
した場合の同様のタイムチャートを参照して、本実施例
の動作を説明する。なお、クロックφ１からφ９の１サ
イクルで外部メモリをアクセスしているものとする。更
に、説明の便宜上、アドレスの上位８ビツトは省略し、
データ、アドレスともに８ビツトとして説明する。
（１）＝ｒルチプレクスト・バス機能の場合。
ＥＰＲＯＭ５には、あらかじめ論理値１１“が書き込ま
れているとする。制御部１は、第２図において、一つ前
のサイクルのクロックφ９で内部バス出力制御用の信号
１３によって、ジェネラルレジスタ２から内部Ｉ１０バ
ス９に、外部メそすへのアドレスを出力させるとともに
、内部パス読込み制御用の信号１４を出力する。ＥＰＲ
ＯＭ５には、前述の様に′１“が書き込んであるので、
信号１６は１１“０従って、信号１４は、ＡＮＤゲート
７を通って第１のボート３へ伝えられ、第１のボート３
は、内部■１０バス９よりアドレス情報を受け収り、次
のφ１のタイミングで入出力端子１７へ出力する。制御
部１は端子１９にφ９からφ１の期間、′１″レベルの
信号を出力しているので、この信号によって外部でラッ
チする。（ラッチは図示してい庁い。）次に、制御部ｌ
はφ３のタイミングで信号１２によって第１のボート３
の出力を止め、入力状態にするとともに、端子２０にφ
３からφ６まで″ｌ０ＩＦレベルの信号を出力する。端
子２０の信号はアクティヴロウで、外部メモリのデータ
出力を許＝’Ｔ−ｊる。こうして外部メモリからデータ
を第１のボート３は受け取り、内部Ｉ１０バス９に乗せ
、制御部１はφ５よりφ７までに、内部Ｉ１０バス９の
データをジェネラルレジスタ２に信号１３で格納する。
れているとする。制御部１は、第２図において、一つ前
のサイクルのクロックφ９で内部バス出力制御用の信号
１３によって、ジェネラルレジスタ２から内部Ｉ１０バ
ス９に、外部メそすへのアドレスを出力させるとともに
、内部パス読込み制御用の信号１４を出力する。ＥＰＲ
ＯＭ５には、前述の様に′１“が書き込んであるので、
信号１６は１１“０従って、信号１４は、ＡＮＤゲート
７を通って第１のボート３へ伝えられ、第１のボート３
は、内部■１０バス９よりアドレス情報を受け収り、次
のφ１のタイミングで入出力端子１７へ出力する。制御
部１は端子１９にφ９からφ１の期間、′１″レベルの
信号を出力しているので、この信号によって外部でラッ
チする。（ラッチは図示してい庁い。）次に、制御部ｌ
はφ３のタイミングで信号１２によって第１のボート３
の出力を止め、入力状態にするとともに、端子２０にφ
３からφ６まで″ｌ０ＩＦレベルの信号を出力する。端
子２０の信号はアクティヴロウで、外部メモリのデータ
出力を許＝’Ｔ−ｊる。こうして外部メモリからデータ
を第１のボート３は受け取り、内部Ｉ１０バス９に乗せ
、制御部１はφ５よりφ７までに、内部Ｉ１０バス９の
データをジェネラルレジスタ２に信号１３で格納する。
φ９より同じ動作をくりかえし、新しいアドレスを指定
する。
する。
（２）セパレーテッド・バス機能の場合。
この場合、ＥＰＲＯＭ５には、あらかじめ論理値″′０
“が書き込ま１１ているとする。端子１９及び２０には
、マルチプレクスト・バス機能の場合と同じ信号が出力
される。ＥＰＲＯＭ５が・＼Ｏｎなので信号１６は１０
“が出力されており、インバータ６の出力はゝ１“で、
従って、制御部１がらひとつ前のサイクルのφ９よ０畠
力される信ｖ１４は、ＡＮＤゲート８を通って第２のボ
ート４−に伝えられる。フルチプレクスト・バスの場合
と同様にして内部Ｉ１０バス９には、゛アドレス情報が
出力されており、第２のボート４がそれ音叉は取り、次
のφ１のタイミングで入出力端子１８に出力される。す
なわち、第２のボート４はアドレス出力専用ボートとな
る。一方、第１のボート３は出力の信号が行かないので
、ハイ・ｆンピータンスの状態にある、そして、φ３よ
り人力状態となりマルチプレクスト・バスＭｌの場合と
同様にして、外部メモリよりのデータケ内部Ｉ１０パス
９に出力する。すなわち、第１のボート３は、データ専
用ボートとなる。以Ｆは７・レチプレクスト・バスの場
合上同様である。
“が書き込ま１１ているとする。端子１９及び２０には
、マルチプレクスト・バス機能の場合と同じ信号が出力
される。ＥＰＲＯＭ５が・＼Ｏｎなので信号１６は１０
“が出力されており、インバータ６の出力はゝ１“で、
従って、制御部１がらひとつ前のサイクルのφ９よ０畠
力される信ｖ１４は、ＡＮＤゲート８を通って第２のボ
ート４−に伝えられる。フルチプレクスト・バスの場合
と同様にして内部Ｉ１０バス９には、゛アドレス情報が
出力されており、第２のボート４がそれ音叉は取り、次
のφ１のタイミングで入出力端子１８に出力される。す
なわち、第２のボート４はアドレス出力専用ボートとな
る。一方、第１のボート３は出力の信号が行かないので
、ハイ・ｆンピータンスの状態にある、そして、φ３よ
り人力状態となりマルチプレクスト・バスＭｌの場合と
同様にして、外部メモリよりのデータケ内部Ｉ１０パス
９に出力する。すなわち、第１のボート３は、データ専
用ボートとなる。以Ｆは７・レチプレクスト・バスの場
合上同様である。
クト都メモリへのｔ！ｆ込みの場合は、アドレスに関し
て同様であり、データについては、入出方便の動作とな
るので説明は省略する。
て同様であり、データについては、入出方便の動作とな
るので説明は省略する。
又、Ｅｌ））ｔＯＭ ５ ＶＣｕ、端子１ｏを辿して、
書込み、読出しが＝Ｊ能で、現在、フルチプレクスト・
バスか、セパレーテッド・バスで機能しているかを知る
ことができる。Ｅｌ”ＲＯＭ ５への情報の書込み、読
出し、消去は外部より端子１ｏを通して強制的に行うも
のであるから、端子１０及びプログラムｕＨ源端子（図
示していない。）は、独立した端子としなくとも、ブイ
クロコンビーータの他のｔｅｌ子と共、１４できる。
書込み、読出しが＝Ｊ能で、現在、フルチプレクスト・
バスか、セパレーテッド・バスで機能しているかを知る
ことができる。Ｅｌ”ＲＯＭ ５への情報の書込み、読
出し、消去は外部より端子１ｏを通して強制的に行うも
のであるから、端子１０及びプログラムｕＨ源端子（図
示していない。）は、独立した端子としなくとも、ブイ
クロコンビーータの他のｔｅｌ子と共、１４できる。
なお、以上の説明においては、データ単位を８ビツトと
したが本発明はこれに限定されることはない、又実施例
で用いた入出力手段及び制御手段としての回路も、これ
に限定されることなく他の適切な回路を用いることがで
きる。
したが本発明はこれに限定されることはない、又実施例
で用いた入出力手段及び制御手段としての回路も、これ
に限定されることなく他の適切な回路を用いることがで
きる。
以上詳細に説明したように、本発明によｔＬは、前述の
構成をとることにより、ＥＰ１’ｔＯＭ６内藏し半導体
集積回路化されてなるマイクロコンピータにおいて、そ
のＥＰＩ（ＯＭに記憶された情報に従って、前述のよう
なマルチプレクスト・バスε１１能とセパレーテッド・
バス機能とを選択的に使Ｊ利することができるマイクロ
コンピュータがイぢらｔ、マイクロコンビ二一タの応用
の自由度をより大きくするという効果が得られる。
構成をとることにより、ＥＰ１’ｔＯＭ６内藏し半導体
集積回路化されてなるマイクロコンピータにおいて、そ
のＥＰＩ（ＯＭに記憶された情報に従って、前述のよう
なマルチプレクスト・バスε１１能とセパレーテッド・
バス機能とを選択的に使Ｊ利することができるマイクロ
コンピュータがイぢらｔ、マイクロコンビ二一タの応用
の自由度をより大きくするという効果が得られる。
第１図は本発明の一実施例の要部を示すブロック図、第
２図及び第３図は本発明の一実施例の動作を説明するた
めのタイムチャートである。 ｌ・・・・・・制御部、２・・・・・・ジェネラルレジ
スタ、３・・・・・・第１のボート、４・・・・・・第
２のボート、訃・・川ＥＰ几ＯＭ、６・・・・・・イン
バータ、７，８・・・・・・ＡＮＤゲーｉ・、９・・・
・・・内部１１０バス、１０，１９，２０・・・・・・
端子、１１〜１６ ・・・・・・信号、１７ ｔ、 １
Ｂ・・・・・・入出力端子。
２図及び第３図は本発明の一実施例の動作を説明するた
めのタイムチャートである。 ｌ・・・・・・制御部、２・・・・・・ジェネラルレジ
スタ、３・・・・・・第１のボート、４・・・・・・第
２のボート、訃・・川ＥＰ几ＯＭ、６・・・・・・イン
バータ、７，８・・・・・・ＡＮＤゲーｉ・、９・・・
・・・内部１１０バス、１０，１９，２０・・・・・・
端子、１１〜１６ ・・・・・・信号、１７ ｔ、 １
Ｂ・・・・・・入出力端子。
Claims (1)
- 書込み・消去・読出し可能な続出専用メモリを内蔵し半
導体集積回路化されてなるマイクロコンピュータにおい
て、該マイクロコンピュータの外部に設置された外部メ
モリヲアクセスする際に、該外部メモリのアドレスとデ
ータを時分割して同一人出力端子で入出力する第１の入
出力手段と、前記外部メモリのアドレスあるいはデータ
を一つの入出力端子から人出力する第２の入出力手段と
、６り記憶）込み・消去・読出し可能な続出専用メモリ
に記憶された情報に従って前記外部メモリへのアクセス
を前記第１の入出力手段を使用するかあるいはアドレス
とデータを別々の入出力端子で入出力するよう前記第１
と第２の入出力手段を組合せて使用するかを選択制御す
る制御手段とを含むことを特徴とするマイクロコンピー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127207A JPS6019268A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127207A JPS6019268A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6019268A true JPS6019268A (ja) | 1985-01-31 |
Family
ID=14954368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127207A Pending JPS6019268A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019268A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383845A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | メモリカ−ド |
| JPS63195734A (ja) * | 1987-02-07 | 1988-08-12 | Diesel Kiki Co Ltd | 制御用デ−タ処理装置 |
| WO2006109368A1 (ja) * | 2005-04-05 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
| US7725609B2 (en) | 2005-08-05 | 2010-05-25 | Qimonda Ag | System memory device having a dual port |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185542A (en) * | 1981-02-17 | 1982-11-15 | Digital Equipment Corp | Multimode central processor |
-
1983
- 1983-07-13 JP JP58127207A patent/JPS6019268A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185542A (en) * | 1981-02-17 | 1982-11-15 | Digital Equipment Corp | Multimode central processor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383845A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | メモリカ−ド |
| JPS63195734A (ja) * | 1987-02-07 | 1988-08-12 | Diesel Kiki Co Ltd | 制御用デ−タ処理装置 |
| WO2006109368A1 (ja) * | 2005-04-05 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
| US7725609B2 (en) | 2005-08-05 | 2010-05-25 | Qimonda Ag | System memory device having a dual port |
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