JPS61115153A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61115153A JPS61115153A JP23604584A JP23604584A JPS61115153A JP S61115153 A JPS61115153 A JP S61115153A JP 23604584 A JP23604584 A JP 23604584A JP 23604584 A JP23604584 A JP 23604584A JP S61115153 A JPS61115153 A JP S61115153A
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- JP
- Japan
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- memory access
- memory
- circuit
- storage device
- circuits
- Prior art date
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- Granted
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-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ処理装置に関し、特にデータ処理装置
のメモリアクセスに関連した改良に関する。
のメモリアクセスに関連した改良に関する。
一般に従来のデータ処理装置では、１つのメモリアクセ
ス回路により記憶装置をアクセスして命令のリード、デ
ータのリードまたはライトを行うため、命令の実行時間
は記憶装置のアクセス時開とアクセス回数との積および
内部処理時間により決定される。そこで、多段先行制御
などによる内部処理の高速化、およびキャッシュメモリ
の導入によるメモリアクセス時間の短縮により、処理の
高速化を図っている。しかし、−暦の高速化が望まれて
いる。なお、このようなデータ処理装置に関しては２例
えば（株）産報、萱島興二著「電子計算機の方式設計」
の第３章に詳細な記述がみられる。
ス回路により記憶装置をアクセスして命令のリード、デ
ータのリードまたはライトを行うため、命令の実行時間
は記憶装置のアクセス時開とアクセス回数との積および
内部処理時間により決定される。そこで、多段先行制御
などによる内部処理の高速化、およびキャッシュメモリ
の導入によるメモリアクセス時間の短縮により、処理の
高速化を図っている。しかし、−暦の高速化が望まれて
いる。なお、このようなデータ処理装置に関しては２例
えば（株）産報、萱島興二著「電子計算機の方式設計」
の第３章に詳細な記述がみられる。
本発明の目的は、データ処理装置の一層の高速化を実現
する手段を提供することにある。
する手段を提供することにある。
本発明によるデータ処理装置は、独立に動作するメモリ
アクセス回路を複数備え、同一メモリ空間の複数の物理
的に分離された記憶装置のそれぞれを対応した該各メモ
リアクセス回路により独立にアクセスできるように構成
される。
アクセス回路を複数備え、同一メモリ空間の複数の物理
的に分離された記憶装置のそれぞれを対応した該各メモ
リアクセス回路により独立にアクセスできるように構成
される。
本発明の好ましい一実施態様によれば、同一のメモリ空
間（プログラムから見て）の物理的に分離された２つの
記憶装置のうち、一方はプログラム格納用に割り当てら
れ、他方はデータ格納用に割り当てられ、これらプログ
ラム格納用の記憶装置とデータ格納用の記憶装置は、そ
れぞれ別個のメモリアクセス回路により独立にアクセス
され。
間（プログラムから見て）の物理的に分離された２つの
記憶装置のうち、一方はプログラム格納用に割り当てら
れ、他方はデータ格納用に割り当てられ、これらプログ
ラム格納用の記憶装置とデータ格納用の記憶装置は、そ
れぞれ別個のメモリアクセス回路により独立にアクセス
され。
しかして実質的に１命令は１サイクルで実行される。
以下１本発明の実施例について図面を参照しつつ説明す
る。
る。
第１図は１本発明の一実施例を示す概略ブロック図であ
る。この図において、ｌは処理装置（ＣＰＵ）であり、
順序制御部（ＳＥＱ）ｌ−１’、演算部（ＡＬＵ）１−
２および制御部１−３から成る。２と３は同一メモリ空
間（プログラムから見て）の物理的に分離された記憶装
置ｉ！ （ＭＭ）である。本実施例においては、第２図
に示されるように、一方の記憶装置（ＭＭ）２にプログ
ラムの命令が格納され、データは他方の記憶装置（ＭＭ
）３に格納される。処理装置１は記憶装置２から命令を
読み込み、その命令のオペランドアドレスで指定された
データ（記憶装置３内）に対して、命令の命令コードで
示される演算などを実行する。
る。この図において、ｌは処理装置（ＣＰＵ）であり、
順序制御部（ＳＥＱ）ｌ−１’、演算部（ＡＬＵ）１−
２および制御部１−３から成る。２と３は同一メモリ空
間（プログラムから見て）の物理的に分離された記憶装
置ｉ！ （ＭＭ）である。本実施例においては、第２図
に示されるように、一方の記憶装置（ＭＭ）２にプログ
ラムの命令が格納され、データは他方の記憶装置（ＭＭ
）３に格納される。処理装置１は記憶装置２から命令を
読み込み、その命令のオペランドアドレスで指定された
データ（記憶装置３内）に対して、命令の命令コードで
示される演算などを実行する。
再び第１図において、順序制御部１−１は、プログラム
の実行番地を指定するプログラムカウンタ、その更新回
路、プログラムカウンタにより指定される記憶装置２の
番地から命令を読み出すメモリアクセス回路４などから
成る。演算部１−２は記憶装置２から読み込まれた命令
を実行する部分であり、アキュムレータ、演算器、記憶
装置３にデータを読み書きするメモリアクセス回路５な
どから成る。制御部１−３は、処理装置１内の各種タイ
ミングを発生する回路、記憶装置２から読み込まれた命
令を解読する命令デコーダ、順序制御部１−１と演算部
１−２の制御回路などから成り、処理装置１の全体を制
御する。
の実行番地を指定するプログラムカウンタ、その更新回
路、プログラムカウンタにより指定される記憶装置２の
番地から命令を読み出すメモリアクセス回路４などから
成る。演算部１−２は記憶装置２から読み込まれた命令
を実行する部分であり、アキュムレータ、演算器、記憶
装置３にデータを読み書きするメモリアクセス回路５な
どから成る。制御部１−３は、処理装置１内の各種タイ
ミングを発生する回路、記憶装置２から読み込まれた命
令を解読する命令デコーダ、順序制御部１−１と演算部
１−２の制御回路などから成り、処理装置１の全体を制
御する。
第３図は、処理装置１の命令実行タイミングを示してい
る。この図を参照しながら説明すれば、命令の実行は最
小タイミングであるサイクル５ｎｌＳ ｎ＋１ Ｉ Ｓ
ｎ＋２ ｊ・・・により行われ、サイクル時間は処理
装置１の内部処理時間である６記憶装置２゜３はアクセ
スタイムがサイクル時間より短い記憶装置が選ばれてい
る。各サイクルにおいて、順序制御部１−１はメモリア
クセス回路４によって番地ｎ、ｎ＋ｌ、ｎ＋２．・・・
の命令を記憶装置２から順次読み込み（命令リード）、
演算部１−２はそれら命令の内部処理を行い、メモリア
クセス回路５により記憶装置３に対しデータの読み出し
または書き込みを行う （データリード／ライト）。
る。この図を参照しながら説明すれば、命令の実行は最
小タイミングであるサイクル５ｎｌＳ ｎ＋１ Ｉ Ｓ
ｎ＋２ ｊ・・・により行われ、サイクル時間は処理
装置１の内部処理時間である６記憶装置２゜３はアクセ
スタイムがサイクル時間より短い記憶装置が選ばれてい
る。各サイクルにおいて、順序制御部１−１はメモリア
クセス回路４によって番地ｎ、ｎ＋ｌ、ｎ＋２．・・・
の命令を記憶装置２から順次読み込み（命令リード）、
演算部１−２はそれら命令の内部処理を行い、メモリア
クセス回路５により記憶装置３に対しデータの読み出し
または書き込みを行う （データリード／ライト）。
第３図より明らかなように、命令リードから内部処理ま
では周知のパイプライン制御であり、一方プログラム・
データのリード／ライトは内部処理と同一サイクルで実
行される。したがって、実質的に命令を１サイクルで実
行でき、処理速度を大幅に向上できる。
では周知のパイプライン制御であり、一方プログラム・
データのリード／ライトは内部処理と同一サイクルで実
行される。したがって、実質的に命令を１サイクルで実
行でき、処理速度を大幅に向上できる。
さて、前述のように、記憶装置を物理的に分割ると高速
処理が可能であるが、記憶装置が１台の場合に比べ装置
が高価になりやすく、また記憶装置の分割損が生じるこ
とがある。したがって、高速性を必要としない場合は、
記憶装置を１台に統合してデータ処理を実行できる構成
が望まれる。
処理が可能であるが、記憶装置が１台の場合に比べ装置
が高価になりやすく、また記憶装置の分割損が生じるこ
とがある。したがって、高速性を必要としない場合は、
記憶装置を１台に統合してデータ処理を実行できる構成
が望まれる。
本実施例は、そのような構成になっている。これについ
て第４図により説明する。
て第４図により説明する。
第４図は、処理装置１内部の記憶装置と関連する部分の
概略ブロック図である。この図において。
概略ブロック図である。この図において。
６はメモリアクセス回路４，５からのメモリアクセス要
求の競合を整理するための競合回路である。
求の競合を整理するための競合回路である。
この競合回路６の入力端子７は、記憶装置が第１図に示
されるように分離している場合にＩＩ Ｉ ＩＴレベル
が与えられ、記憶装置が１つに統合されている場合（第
４図の場合）にＩＩ Ｏ７ルベルが午えられる。
されるように分離している場合にＩＩ Ｉ ＩＴレベル
が与えられ、記憶装置が１つに統合されている場合（第
４図の場合）にＩＩ Ｏ７ルベルが午えられる。
順序制御部１−１には、アドレス用のスリーステート・
ドライバ８と、リードデータ用のベッファ９が設けられ
ている。同様に演算部１−２には。
ドライバ８と、リードデータ用のベッファ９が設けられ
ている。同様に演算部１−２には。
アドレス用のスリーステート・ドライバ１１、ライトデ
ータ用のドライバ１２．および、リードデ−タ用のバッ
ファ１３が設けられている。アドレス用ドライバ８．１
１をスリーステート型にしたのは、後述のように記憶装
置を統合する場合に相互に結線できるようにするためで
ある。
ータ用のドライバ１２．および、リードデ−タ用のバッ
ファ１３が設けられている。アドレス用ドライバ８．１
１をスリーステート型にしたのは、後述のように記憶装
置を統合する場合に相互に結線できるようにするためで
ある。
次に、記憶装置を統合した場合の動作を説明する。この
場合、図示のように、順序制御部１−１のアドレス出力
端子１５と演算部１−２のアドレス出力端子１６、およ
び順序制御部１−１のり一ドデータ入力端子１７と演算
部１−２のリードデータ入力端子１８はそれぞれ結線（
ＬＬ、Ｌ２）され、統合記憶装置３０のアドレス入力端
子とデータ出力端子に共通接続される。ライトデータ出
力端子１９は統合記憶袋［３０のデータ入力端子に接続
される。また、端子７には゛″０″０″ルベルされる。
場合、図示のように、順序制御部１−１のアドレス出力
端子１５と演算部１−２のアドレス出力端子１６、およ
び順序制御部１−１のり一ドデータ入力端子１７と演算
部１−２のリードデータ入力端子１８はそれぞれ結線（
ＬＬ、Ｌ２）され、統合記憶装置３０のアドレス入力端
子とデータ出力端子に共通接続される。ライトデータ出
力端子１９は統合記憶袋［３０のデータ入力端子に接続
される。また、端子７には゛″０″０″ルベルされる。
メモリアクセス回路４．５は、メモリアクセス要求が生
じると競合回路６への信号４−１．５−１をそれぞれオ
ンする。例えば一方の信号４−１（または５−１）だけ
がオンしたとする。この場合、競合回路６は、統合記憶
装置３０のアクセスが可能となった時点で、要求が発生
している一方のメモリアクセス回路４ （または５）に
対する信号４−２（または５−２）をオンし、そのメモ
リアクセス要求を許可する。許可されたメモリアクセス
回路４ （または５）は信号４−３（または５−３）を
オンし、アドレス用バッファ８ （または１１）を活性
化し、アドレスを統合記憶装置３０へ送出する。メモリ
アクセス要求がデータリード要求の場合は、統合記憶袋
＠３０からのり−ドデータはバッファ９（または１３）
を通じて順序制御部１−１ （または演算部１−２）に
読み込まれる。メモリアクセス回路５の要求が許可され
、その要求がデータライト要求の場合は、ドライバ１２
を介してライトデータが統合記憶装置３０に与えられ書
き込まれる。
じると競合回路６への信号４−１．５−１をそれぞれオ
ンする。例えば一方の信号４−１（または５−１）だけ
がオンしたとする。この場合、競合回路６は、統合記憶
装置３０のアクセスが可能となった時点で、要求が発生
している一方のメモリアクセス回路４ （または５）に
対する信号４−２（または５−２）をオンし、そのメモ
リアクセス要求を許可する。許可されたメモリアクセス
回路４ （または５）は信号４−３（または５−３）を
オンし、アドレス用バッファ８ （または１１）を活性
化し、アドレスを統合記憶装置３０へ送出する。メモリ
アクセス要求がデータリード要求の場合は、統合記憶袋
＠３０からのり−ドデータはバッファ９（または１３）
を通じて順序制御部１−１ （または演算部１−２）に
読み込まれる。メモリアクセス回路５の要求が許可され
、その要求がデータライト要求の場合は、ドライバ１２
を介してライトデータが統合記憶装置３０に与えられ書
き込まれる。
メモリアクセス回路４，５で同時にメモリアクセス要求
が発生し、信号４．−１．５−１が同時にオンした場合
は、競合回路６は両要求の競合を整理し、一方のメモリ
アクセス回路４または５に対してだけ信号４−２または
５−２をオンして要求を許可する。
が発生し、信号４．−１．５−１が同時にオンした場合
は、競合回路６は両要求の競合を整理し、一方のメモリ
アクセス回路４または５に対してだけ信号４−２または
５−２をオンして要求を許可する。
このように記憶装置を統合した場合、メモリアクセス回
路４，５は同時にはメモリアクセスを実行できない。し
たがって命令の実行タイミングは第５図に示すようにな
り、命令実行時間は２サイクル時間となる。このことか
らも、記憶装置を分離した場合の速度向上が理解される
。
路４，５は同時にはメモリアクセスを実行できない。し
たがって命令の実行タイミングは第５図に示すようにな
り、命令実行時間は２サイクル時間となる。このことか
らも、記憶装置を分離した場合の速度向上が理解される
。
記憶装置を第１図に示すように分離する場合７順序制御
部１−１のアドレス出力端子１５とり−トデータ入力端
子１７は一方の記憶装置２に接続され、演算部１−２の
アドレス出力端子１１、ライトデータ出力端子１９およ
びリードデータ入力端子１８は他方の記憶装置３に接続
され、競合口１１８６の入力端子にはｔｔ Ｉ Ｈｚレ
ベルが与えられる。この場合、競合回路６は信号４２．
５２を常にオンする。したがって、各メモリアクセス回
路４゜５は常時メモリアクセスを許可された状態になり
、したがって、それぞれ独立に記憶装置２．３を随時ア
クセスし得る。
部１−１のアドレス出力端子１５とり−トデータ入力端
子１７は一方の記憶装置２に接続され、演算部１−２の
アドレス出力端子１１、ライトデータ出力端子１９およ
びリードデータ入力端子１８は他方の記憶装置３に接続
され、競合口１１８６の入力端子にはｔｔ Ｉ Ｈｚレ
ベルが与えられる。この場合、競合回路６は信号４２．
５２を常にオンする。したがって、各メモリアクセス回
路４゜５は常時メモリアクセスを許可された状態になり
、したがって、それぞれ独立に記憶装置２．３を随時ア
クセスし得る。
以上述べたように５本実施例においては、記憶装置を分
離することにより処理の高速化を達成でき、また高速化
をそれほど必要としない場合は記憶装置を終合し、経済
的なシステムを構成できる。
離することにより処理の高速化を達成でき、また高速化
をそれほど必要としない場合は記憶装置を終合し、経済
的なシステムを構成できる。
なお、順序制御部Ｌ−１側もデータライトを行い得るよ
うにしてもよい。この場合、ライトデータ用ドライバを
スリーステート型とし、記憶装置の統合時に同ドライバ
の出力間を読合可能とすれば・、前述のような記憶装置
の分離・統合を行うことができる。
うにしてもよい。この場合、ライトデータ用ドライバを
スリーステート型とし、記憶装置の統合時に同ドライバ
の出力間を読合可能とすれば・、前述のような記憶装置
の分離・統合を行うことができる。
以上説明したように１本発明によれば、データ処理装置
の処理速度を大幅に向上できる。
の処理速度を大幅に向上できる。
第１図は本発明の“一実施例を示す慨略ブロック図、第
２図は記憶装置の分離の説明図、第３図は記憶装置を分
難した場合の命令実行タイミングを示すタイミング図、
第４図は処理装置内部の要部構成を示すブロック図、第
５図は記憶装置を統合した場合の命令実行タイミングを
示すタイミング図である。 ｌ・・処理装置（ＣＰＵ）、 １−１・順序制御部
（ＳＥＱ）、 １−２・・・演算部（ＡＬＵ）、１
−３・・・制御部（ＣＴＬ）、 ２．３・・・分離さ
れた記憶装置、 ４．５・・メモリアクセス回路、６・
−競合回路、 ８．１１・・・アドレス用スリーステ
ート・ドライバ、 ９，１３・・・リードデータ用バ
ッファ、 １２・・・ライトデータ用ドライバ、
３０・・・統合記憶装置。 間間
２図は記憶装置の分離の説明図、第３図は記憶装置を分
難した場合の命令実行タイミングを示すタイミング図、
第４図は処理装置内部の要部構成を示すブロック図、第
５図は記憶装置を統合した場合の命令実行タイミングを
示すタイミング図である。 ｌ・・処理装置（ＣＰＵ）、 １−１・順序制御部
（ＳＥＱ）、 １−２・・・演算部（ＡＬＵ）、１
−３・・・制御部（ＣＴＬ）、 ２．３・・・分離さ
れた記憶装置、 ４．５・・メモリアクセス回路、６・
−競合回路、 ８．１１・・・アドレス用スリーステ
ート・ドライバ、 ９，１３・・・リードデータ用バ
ッファ、 １２・・・ライトデータ用ドライバ、
３０・・・統合記憶装置。 間間
Claims (2)
- （１）独立に動作するメモリアクセス回路を複数備え、
同一メモリ空間の複数の物理的に分離された記憶装置の
それぞれを対応した該各メモリアクセス回路により独立
にアクセスできることを特徴するデータ処理装置。 - （２）第１のメモリアクセス回路によりプログラム格納
用の記憶装置をアクセスし、第２のメモリアクセス回路
によりデータ格納用の記憶装置をアクセスすることを特
徴とする特許請求の範囲第１項に記載のデータ処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23604584A JPS61115153A (ja) | 1984-11-09 | 1984-11-09 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23604584A JPS61115153A (ja) | 1984-11-09 | 1984-11-09 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61115153A true JPS61115153A (ja) | 1986-06-02 |
| JPH0310977B2 JPH0310977B2 (ja) | 1991-02-14 |
Family
ID=16994939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23604584A Granted JPS61115153A (ja) | 1984-11-09 | 1984-11-09 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61115153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134546A (ja) * | 1987-11-19 | 1989-05-26 | Nec Corp | 演算処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374858A (en) * | 1976-12-13 | 1978-07-03 | Rca Corp | Microprocessor |
| JPS57203154A (en) * | 1981-06-10 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Microcomputer |
-
1984
- 1984-11-09 JP JP23604584A patent/JPS61115153A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374858A (en) * | 1976-12-13 | 1978-07-03 | Rca Corp | Microprocessor |
| JPS57203154A (en) * | 1981-06-10 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Microcomputer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134546A (ja) * | 1987-11-19 | 1989-05-26 | Nec Corp | 演算処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310977B2 (ja) | 1991-02-14 |
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