JPS5913766B2 - アドレス制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はアドレス制御方式に関し、特に外部回路に対し
複数本のアドレスバスにより一連のアドレッシングを行
ない複数本のデータバスをもつ汎用プロセッサを使用し
た制御装置において入出力回路のレジスタのアクセス用
アドレスとそれに対応する制御情報の記入されているメ
モリのアクセス用のアドレスとを簡単に作成するアドレ
ス制御方式に関する。

第１図に示す如く、１台の汎用のプロセッサ１を使用し
て複数個の入出力回路をプログラム制御する制御装置に
おいて、各入出力回路（ＩＯ）２、３等に設けられたレ
ジスタ群（ＩＯエリア）Ｏ一Ｏ乃至０−ｎ・・・・・・
Ｎ−Ｄ乃至Ｎ−ｎのレジスタと、メモリ４上に設けたそ
れぞれの入出力回路番号に対応する入出力制御エリア（
ＩＯ制御エリア）を交互にアクセスする場合、次のよう
な問題点がある。

例えば、１つのＩＯ制御エリア又はＩＯエリアを構成す
るワード・アドレス数をそれぞれＰとすれば、第２図に
示した如く、制御装置内のアドレス割当てとして１０制
御エリアは、アドレスＸ１を先頭アドレスとしてＰＸＮ
アドレス必要であＶ１また１０エリアはアドレスＸ２を
先頭アドレスとして、やはＶＰＸＮアドレス必要である
。

したがつて、いま入出力回路２の制御を行なう場合、Ｘ
，８先頭アドレスとする１０制御エリアの＃０の部分と
Ｘ２を先頭アドレスとする１０エリア＃０の部分とを交
互にアクセスしなければならないのでアドレスの作成が
非常に複雑になり、プログラム処理効率が低下すること
になる。

したがつて、本発明はこのような問題点を改善したアド
レス制御方式を提供することを目的とするものであり１
このために本発明では、プロセツサと、メモリと、入出
力装置が共通バス上に接続され、上記入出力装置内に１
０エリアがもうけられ、上記メモリ内に上記入出力装置
を制御するための情報を格納する１０制御エリアがもう
けられ、上記１０エリアが上記メモリとともに上記プロ
セツサからアクセス可能なアドレス領域としてアドレス
付けされるよう構成された処理システムに｝いて、上記
プロセツサから送出されるアドレス情報内に、当該アド
レス情報が上記１０制御エリア又は１０エリア−のアク
セスアドレス情報であることを示す情報を保持する第１
アドレス判別情報保持部と、当該アドレス情報が上記１
０制御エリア−のアクセスアドレス情報であるか上記１
０エリア−のアクセスアドレス情報であるかを判別する
情報を保持する第２アドレス判別情報保持部をもうけ、
さらに、上記プロセツサから送出されたアドレス情報内
の第１アドレス判別情報保持部訃よび第２アドレス判別
情報保持部の内容を判定するアドレス判定手段と、上記
１０制御エリアの先頭アドレスを発生する第１定数発生
手段と、上記１０エリアの先頭アドレスを発生する第２
定数発生手段と、上記第２アドレス判別情報保持部の内
容にもとづいて上記第１定数発生手段の出力と第２定数
発生手段の出力とのいずれかを選択する第１の切替回路
手段と、上記第１アドレス判別情報保持部の内容にもと
づいて上記プロセツサから送出されるアドレス情報と上
記第１の切替回路部からの出力情報を含んで成るアドレ
ス情報とのいずれかを選択する第２切替回路手段をもう
け、上記第１アドレス判別情報保持部訃よび第２アドレ
ス判別情報保持部の内容にもとづいて上記１０制御エリ
ア｝よび１０エリア−のアクセスアドレス情報を上記プ
ロセツサの外部で生成するよう構成したことを特徴とす
る。そして該アドレス情報が１０エリア又は１０制御エ
リアに関するものである場合には、上記ＡＯｋ乃至Ａ．
Ｊ．Ｖ）なる上位ビツト部ＨにアドレスＸ３が記入され
る。

しかし１０エリア又は１０制御エリア以外のものに対す
るアドレス情報の場合には、長初のＡＯ乃至Ａｋビツト
の領域には上記Ｘ３以外の情報が記入される。また、上
記プロセツサ１から発生されるアドレス情報には判別エ
リアＡｌが設けられて卦り、上記アドレス情報がメモリ
４内の１０制御エリアである場合には、上記判別エリア
Ａｌに論理「ｏ」が記入されている。

勿論この場合には上記アドレス情報の最初のＡＯ乃至Ａ
ｋビツトの領域にはＸ３が記入される。そして上記プロ
セツサ１から発生されるアドレス情報が１０エリアに関
するものである場合には、上記上位ビツト部ＨにはＸ３
が記入され、上記判別エリア部１には論理「１」が記入
されている。

判定回路５は、上記上位ビツト部Ｈに記入された情報が
Ｘ３であるか否かを判定するとともに、上記判別エリア
部１に論理「０」が記入されているのか「１」が記入さ
れているのかを判定する。そしてそれぞれの判定結果に
よＶ１それぞれの出力信号を発生する。第１定数発生回
路６は、第２図に示すメモリ４内に格納されている１０
制御エリアの先頭アドレスＸ，を発生するように構成さ
れ、また第２定数発生回路７は１０エリアの先頭アドレ
スＸ２を発生するように構成されている。

そして第１定数発生回路６の出力信号Ｘ，及び第２定数
発生回路７の出力信号Ｘ２はそれぞれマルチプレクス回
路８に伝達される。該マルチプレクス回路８には上記判
定回路５が上記判別エリア部１に論理「０」が記入され
ているか［１」が記入されているかによ９生ずる出力信
号が印加されている。そして上記判定回路５が判別エリ
ア部１に論理「０」が記入されていることを検出したと
き生ずる「０」検出信号が上記マルチプレタス回路８に
伝達されるとき、該マルチプレクス回路８は上記第１定
数発生回路６の発生する上記先頭アドレス信号Ｘ１を出
力するように動作する。しかしながら論理「１」が記入
されていることを検出したとき生ずる「１」検出信号が
上記マルチプレクス回路８に伝達されるとき、該マルチ
プレクス回路８は上記第２定数発生回路７の発生する上
記先頭アドレス信号Ｘ２を出力するように動作する。シ
フト回路９は上記プロセツサ１から出力されるアドレス
情報のうち、１０エリア及び１０制御エリアのエリア番
号を示すエリア番号部Ｎを構成しているＡｋ＋１乃至Ａ
ｌ−１ビツトの情報を、Ａｋ＋２′乃至ＡＶビツトの情
報にシフトする作用をする。

マルチプレクス回路１０には、プロセツサ１から発生さ
れたアドレス情報ＡＯ乃至Ａｎをそのまま伝達するアド
レス・バスＡ及び、プロセツサ１から発生されたアドレ
スが、アドレス変換部１１によりアドレス修飾されたア
ドレスを伝達するアドレス・バスＢとがその入力側に接
続されている。そして上記判定回路５から伝達される上
記上位ビツト部Ｈの判定結果によ勺生ずる信号の有無に
より、アドレス・バスＡから伝達されたアドレス情報を
アドレス・バスＣに出力するか、それともアドレス・バ
スＢから伝達されたアドレス情報をアドレス・バスＣに
出力するように動作するものである。第４図においては
、上記判定回路５が上記上位ビツト部Ｈに｝いてＸ３を
検出したとき生ずる判定信号が印加されたとき、アドレ
ス・バスＢから伝達されるアドレス情報を出力するよう
に構成されている。いま、データ処理のため、プロセツ
サ１から第３図イに示す如き、アドレス情報が発生され
る。

該アドレス情報は判定回路５によりその上位ビツト部Ｈ
がチエツタされる。その結果、上位ビツト部Ｈに記入さ
れた情報が上記Ｘ３でなければ、判定回路５はマルチプ
レクス回路１０に対しＸ３非検出信号である論理「０」
を伝達する。これによＶ１該マルチプレクス回路１０は
、アドレス・バスＡから伝達されるアドレス情報を出力
するように動作する。したがつて、アドレス・バスＡか
ら伝達されるアドレス情報ＡＯ乃至Ａ１がそのままの形
で、アドレス・バスＣに出力されることになる。しかし
ながな、上位ビツト部Ｈに記入された情報が上記Ｘ３の
場合には、判定回路５はマルチプノレクス回路１０に対
しＸ３検出信号である論理「１」を伝達する。

これにより該マルチプレクス回路１０はアドレス・バス
Ｂから伝達されるアドレス情報をアドレス・バスＣに出
力する。更に判定回路５は上記判別エリア部１に論理「
０」が記入してある場合には「０」検出信号がマルチプ
レクス回路８に伝達されるので、上記第１定数発生回路
６から発生されるアドレス情報Ｘ１がマルチプレクス回
路８から出力される。

このとき、プロセツサ１から送出された上位ビツト部Ｈ
はＡＯ乃至Ａｋのビツトで構成されているが、上記マル
チプレクス回路８から出力される出力ビツトはＡｄ乃至
Ａｋ＋１′により構成され、１ビツト多い情報で出力さ
れることになる。そして、シフト回路９からは、上記プ
ロセツサ１から出力されたエリア番号部Ｎを構成するＡ
ｋ＋１乃至Ａｌ−１ビツトの情報が１ビツトずつシフト
され・Ａｋ＋２′乃至Ａｌ″に上記エリア番号部Ｎが位
置するように出力される。

この結果、上記マルチプレクス回路８から出力されるア
ドレス情報Ｘ，が記入された上位ビツト部Ｈと、シフト
回路９から出力されるエリア番号部Ｎと、プロセツサ１
から出力されるＡｌ＋１乃至Ａｎのビツト情報により構
成されるワード・アドレス部ＰがそのままＡｌ＋１九至
Ａｎｌによりワード・アドレス部Ｐの出力となる。

そしてアドレス・バスＢではこれらの上記上位ビツト部
Ｈと、エリア番号部Ｎと、ワード・アドレス部Ｐとが合
成されて、第３図口に示す如きアドレス情報になる。か
くしてマルチプレクス１０の出力側のアドレス・バスＣ
＆ａは、上記第３図町こ示す如きアドレス情報が発生す
る。もしも、プロセツサ１から出力されたアドレス情報
ＡＯ乃至Ａｎの上位ビツト部ＨにＸ３が記入され、判別
エリア部１に論理「１」が記入されている場合には、上
記判定回路５はマルチプレクス回路８に対し「１」検出
信号を伝達するので、上記第２定数発生回路７から発生
されるアドレス情報Ｘ，がマルチプレクス回路８から出
力される。

そして、上記第３図口について説明した場合と同様に動
作する。この結果マルチプレクス回路１０は、第３図ハ
に示す如きアドレス情報を出力することになる。したが
つて入出力回路を制御するためにプロセツサ１から発生
するアドレス情報を、上位ビツト部にＸ３を記入し、判
別エリア部１に論理「０」または「１」を記入して訃け
ば、アドレス変換回路部１１により、制御装置内の１０
エリア又は１０制御エリアに実際にアクセスに必要な、
第３図口またはハに示すアドレス情報を得ることができ
る。

それ故、本発明によれば、メモリ４内の１０制御エリア
及び１０エリアを交星にアクセスするために必要なアド
レスをプログラムにてそのつど作成する必要はなく、た
だプログラムは上位ビツト部にＸ３を記入し判別エリア
部に論理「Ｏ」または「１」を記入して訃き、あとはエ
リア番号部Ｎとワード・アドレス部Ｐを記入すれば、自
動的に、きわめて簡単に、実際に必要なアドレス情報を
得ることができる。

本発明に｝いては、第５図に示す如く、本プロセツサが
外部回路に対してもつアドレス領域のうち先頭アドレス
Ｘ３に、入出力回路の機番順に１０制御エリアと１０エ
リアが交互に記入されている状態にあるものと仮定して
プログラムによりアドレス情報をつくれば、アドレス変
換回路部に｝いて実際に必要なアドレス情報に変換でき
るので、汎用のプロセツサを使用した場合にち一けるア
ドレス情報作成手順が非常に簡素化することができる。

本回路の使用例として汎用プロセツサを使用した通信制
御装置（Ｃｃｕ）について述べる。一般に多回線を制御
するＣｃｕでは１０に相当する回線接続回路とこれらの
個々の回線接続回路を制御するためのラインコントロー
ルワード（ＬＣＷ）をメモリ上に回線毎に必要とする。
プログラムは時分割に回線接続回路を制御するがその際
ＬＣＷと回線接続回路内のレジスタを交互にアクセスす
る。

本回路をＣｃｕに適用することによ９プログラムでは同
一の回線の回線接続回路レジスタとＬＣＷは連続したア
ドレスと認識することができ下位アドレスの操作のみで
これらのアクセスができ、プログラム処理ステツプの減
少、処理能力の向上が実現できる。

な｝、以上の説明に｝いては、１０制御エリアに卦ける
ワード数と１０エリアのワード数を同一のＰワードとし
て説明したが、本発明ではこれらの各エリアのワード数
が同一である場合のみでなく、異なる場合も同様にして
実施できる。

ただ仮りに１０制御エリアのワード数をＰとし、１０エ
リアのワード数をｑとし、Ｐ＞ｑの場合は１０エリアの
ワード数もＰと仮定してワード・アドレス部を作成する
。また、上位ビツト部に記入する情報はＸ３のみに限定
されるものではなく、他と判別可能なものならよく、勿
論Ｘ，でもよい。

そしてまた先頭アドレスＸ，，Ｘ２及びＸ３を同一とす
ることができれば第４図に｝ける第１及び第２定数発生
回路は不要でプロセツサからのアドレス情報ＡＯ乃至Ａ
ｋをそのままＡＯ′乃至Ａｋ′と判別ビツトＡｌをＡｋ
＋１′とするのみでよい。

【図面の簡単な説明】

第１図は汎用のプロセツサを使用して複数の入出力回路
を制御する場合の回路構成図、第２図はアドレス領域説
明図、第３図はアドレス情報の説明図、第４図は本発明
の一実施例回路構成、第５図は本発明によりプログラム
にて認識されるアドレス領域説明図である。 図中、１は汎用のプロセツサ、２，３は入出力回路、４
はメモリ、５は判定回路、６は第１定数発生回路、７は
第２定数発生回路、８はマルチプレクス回路、９はシフ
ト回路、１０はマルチプレクス回路、１１はアドレス変
換部をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ プロセッサと、メモリと、入出力装置が共通バス上
   に接続され、上記入出力装置内にＩＯエリアがもうけら
   れ、上記メモリ内に上記入出力装置を制御するための情
   報を格納するＩＯ制御エリアがもうけられ、上記ＩＯエ
   リアが上記メモリとともに上記プロセッサからアクセス
   可能なアドレス領域としてアドレス付けされるよう構成
   された処理システムにおいて、上記プロセッサから送出
   されるアドレス情報内に、当該アドレス情報が上記ＩＯ
   制御エリア又はＩＯエリアへのアクセスアドレス情報で
   あることを示す情報を保持する第１アドレス判別情報保
   持部と、当該アドレス情報が上記ＩＯ制御エリアへのア
   クセスアドレス情報であるか上記ＩＯエリアへのアクセ
   スアドレス情程であるかを判別する情報を保持する第２
   アドレス判別情報保持部をもうけ、さらに、上記プロセ
   ッサから送出されたアドレス情報内の第１アドレス判別
   情報保持部および第２アドレス判別情報保持部の内容を
   判定するアドレス判定手段と、上記ＩＯ制御エリアの先
   頭アドレスを発生する第１定数発生手段と、上記ＩＯエ
   リアの先頭アドレスを発生する第２定数発生手段と、上
   記第２アドレス判別情報保持部の内容にもとづいて上記
   第１定数発生手段の出力と第２定数発生手段の出力との
   いずれかを選択する第１の切替回路手段と、上記第１ア
   ドレス判別情報保持部の内容にもとづいて上記プロセッ
   サから送出されるアドレス情報と上記第１の切替回路部
   からの出力情報を含んで成るアドレス情報とのいずれか
   を選涙する第２の切替回路手段をもうけ、上記第１アド
   レス判別情報保持部および第２アドレス判別情報保持部
   の内容にもとづいて上記ＩＯ制御エリアおよびＩＯエリ
   アへのアクセスアドレス情報を上記プロセッサの外部で
   生成するよう構成したことを特徴とするアドレス制御方
   式。