JPH03196245A

JPH03196245A - データ処理装置およびコンピュータ装置

Info

Publication number: JPH03196245A
Application number: JP2247674A
Authority: JP
Inventors: Peter Christian Casavant; ピータ・クリスチャン・カサバント; Daniel John Ives; ダニエル・ジョン・アイベス; Daniel Joseph Liguori; ダニエル・ジョセフ・リクォリ; Mark Crerie Merrill; マーク・クレーリー・メリル; Stephen Edward Nelson; ステファン・エドワード・ネルソン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-11-09
Filing date: 1990-09-19
Publication date: 1991-08-27
Also published as: EP0426983A2; EP0426983A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野この発明は、データ処理装置に関し、特にプロセッサー
Ｉ／Ｃ）通信のためにレジスタ割付けを論理的に拡張す
る技術に関する。

Ｂ、従来技術および課題パーソナル・コンビ１−夕やワークステーションのよう
な、マイクロプロセッサを基礎にした演算システムでは
、ブロモ・７４Ｊｒは多数の周辺装置（すなわちＩ１０
装置）と通信を行う必要がある。

このような周辺装置は、プリンタやターミナルのような
表示装置、キーボードやコンピュータ・ネットワークに
対するフッタアップのような入力装置、およびコ・プロ
セッサなどのような補助オンボード処理装置を有してい
る。この通信を行うために、これらのすべての装置は、
中央処理装置の制御のもとで互いに接続される。中央処
理装置は、バスを介してこのバスに接続されている種々
の装置に命令を送り、装置間の命令およびデータの総合
的な流れを制御する。

プロセッサは、複数のプロセッサーＩ１０・記憶レジス
タを有するインターフェースを通じて、Ｉ１０装置と通
信を行う。このインターフェースは、プロセッサ（通信
バス経由）と周辺装置の１つとに接続されている。プロ
セッサは、選択された１つのレジスタとデー・夕の伝送
を行う。プロセッサは、−群のレジスタ選択（またはア
ドレス）信号を生成する。これら信号は、適切なレジス
タをアドレス指定するためにデコードされる。もし、プ
ロセッサ（およびバスの幅）が２バイト（１６ビツト）
以上であれば、前述した動作は、２つ以上の゛アクセス
モード゛′のうちの１・つで実行される。

データが一度に８ピント伝送される第１のアクセスモー
ドでは、選択されたプロセッサーＩ１０・レジスタの１
バイトがアドレス指定される。データカー度に１６ビツ
ト伝送される第２のアクセスモードでは、選択されたプ
ロセッサーＩ１０・レジスタの２バイトがアドレス指定
される。バスのすべての幅が使用されるまで、このダブ
リングを続けることができる。

従来技術では、専用の記憶レジスタのみが、プロセッサ
ーＴ１０・データ伝送のために用いられている。したが
って、プロセッサー１１０・データアクセスのために、
与えられたバイト幅の、専用のプロセッサー・Ｉ１０レ
ジスタ以外のレジスタをアクセスして、データ伝送容量
を拡張することはできない。

たとえば、ＭＣＡ　（マイクロ・チャネル・アーキテク
チ＋　：　Ｍｉｃｒｏ　Ｃｈａｎｎｅｌ　Ａｒｃｈｉｔ
ｅｃｔｕｒｅ）マシンでは、５ＢＨＥおよびＡＯ倍信号
プロセッサーＩ１０・アクセスモードを示す。専用のプ
ロセッサーＩ１０・レジスタは、バスと同じ２バイト幅
である。もし、５ＢＨＥとＡＯとがローであるならば、
２バイト・データ・アクセスモードが指示され、選択さ
れたレジスタの両バイトがアドレス指定される。もし、
これらの信号の一方がローであり、他方がハイであるな
らば、１バイト・データ・アクセスモードが指示され、
同じ２バイト・レジスタの１バイトのみがアドレス指定
される。

このように、１バイトまたは２バイト・アクセスによっ
て、物理的に同じレジスタがアドレス指定される。周辺
装置の数と複雑さが増加したとき、多数のプロセッサー
Ｉ１０・レジスタをアドレス指定することは有益である
。すなわち、１バイト。

２バイト等のデータ伝送のために、異なるレジスタをア
ドレス指定することは有益である。しかしながら、アド
レス指定される異なるレジスタの全数が、プロセンサに
より出力されるレジスタ選択信号の数により決定される
ので、プロセッサーＩ１０・レジスタの数の増加は、レ
ジスタ選択信号の数を増加しなければ収容できない。

したがって、既存のプロセッサ・バスを変更しないで、
アドレス指定されるプロセッサー１１０・レジスタの数
を増加させる方法に関する技術が必要となる。

Ｃ１発明の概要および解決手段この発明の目的は、プロセッサによりアドレス指定され
るプロセッサーＩ１０・レジスタの数を増大させること
にある。

この発明の他の目的は、既存のプロセッサ・バスを変更
しないで、アドレス指定可能なプロセッサーＩ１０・レ
ジスタの数を増大させることにある。

これらの目的は、複数のレジスタ・アドレス指定信号と
複数のアクセスモード制御信号とを生成するプロセッサ
と、ＸおよびＹがゼロより大きくＸ＞Ｙなる整数であり
、少なくともいくつかはＸハイドの幅をもち、少なくと
も他の１つはＸハイドの幅をもつ複数のレジスタと、前
記複数のレジスタと前記プロセッサとの間に接続された
バスと、前記バスに接続され、前記複数のレジスタ・ア
ドレス指定信号と前記複数のアクセスモード制御信号と
をデコードし、前記レジスタのうちの１つが前記複数の
レジスタ・アドレス指定信号により選択されたとき、お
よび、前記複数のアクセスモード制御信号がＸバイト・
アクセスモードを指示するときに、Ｘバイト幅をもつ前
記レジスタの１つをアドレス指定し、前記複数のアクセ
スモード制御信号がＸハイド・アクセスモードを指示す
るときに、Ｘハイドの幅をもつ前記少なくとも他の１つ
のレジスタをアドレス指定する手段とを有するデータ処
理装置によって、実現される。

このように、−群のアドレス信号に対して多くのレジス
タ空間を利用でき、プロセッサ・バスを変更しないで多
くのプロセッサーＩ１０・レジスタをアクセスすること
ができる。

Ｄ、実施例第１図は、プロセッサ１０と、インターフェース装置２
０と、周辺装置３０とを有するデータ処理システムを示
している。それぞれの回路ブロックは、バスにより相互
に接続されている。このバスは、プロセッサ１０に直接
接続され、内部の通信網を形成するすべての要素に共通
に接続されているバス４０と、インターフェース装置２
０への相互接続のためにバス４０に接続されているバス
４０Ａと、バス４０と分離され、周辺装置３０とインタ
ーフェース装置２０との間を接続するバス５０とから成
る。

この発明は、パーソナル・コンピュータやワークステー
ションのようなマイクロプロセッサを基礎にしたデータ
処理装置に適用される。したがって、例えばプロセッサ
１０はインテル社によって販売されている８０２８６ま
たは８０３８６のようなマイクロプロセッサが望ましく
、バス４０．４０ＡはＩＢＭにより販売されているＰｅ
ｒｓｏｎａｌ　Ｓｙｓｔｅｍ／２またはＰＳ／２に組み
入れられているＭｉｃｒｏ　Ｃｈａｎｎｅｌであるのが
望ましい（Ｐｅｒｓｏｎａｌ　Ｓｙｓｔｅｍ／２、Ｐ　
Ｓ　／２およびＭｉｃｒｏ　Ｃｈａｎｎｅｌは１８Ｍ社
の商標である）。

プロセッサ１０は、マスターボードまたはマザーボード
上に設けられている。周辺装置３０は、キーボード等で
ある。この実施例では、周辺装置３０は、データプロセ
ッサ・マザーボードに接続されたアダプタ・カード（ａ
ｄａｐｔｏｒ　ｃａｒｄ）であり、インターフェース装
置２０は、アダプタ・カードに設けられた集積回路チッ
プである。

このシステムの一般的な動作は次のとおりである。バス
４０　（Ｍｉｃｒｏ　Ｃｈａｎｎｅｌ　の場合、１６ビ
ツト幅）により伝送される、−度に１６ビツトノー群ノ
命令／データ信号を、プロセッサが生成する。プロセッ
サｌＯはまた、アドレス指定される特定のプロセッサー
Ｉ１０・レジスタを選択する一群のレジスタ選択信号を
生成する。さらに、プロセッサＩＯは、アクセスモード
を決定する５ＢＨＥ信号およびＡＯ倍信号生成する。こ
れらの信号は、インターフェース装置２０によってすべ
て受は取られ、そして処理される。これらの信号の機能
により、インターフェース装置２０は特定の１つのプロ
セッサーＩ１０・レジスタをアドレス指定する。このよ
うに、周辺装置３０とプロセッサ１０との間で伝送され
るデータ／命令は、アドレス指定されたレジスタに、−
時的に蓄積される。次のマシン・サイクルでは、情報を
受は取る要素がアドレス指定されたレジスタをアクセス
する。

インターフェース装置２０についてさらに詳しく述べる
と、それは２バイト・プロセッサーＩ１０・レジスタＲ
１，１バイト・ステータス・レジスタＲ３，Ｒ４および
デコーダ（ＤＥＣ）３２を有している。ＤＥＣ３２は、
プロセッサ・バス４．０．４０Ａから、信号５ＢＨＥお
よびＡＯを受は取る。第２図に示されるように、これら
の２つの信号がローのとき、２バイト幅のプロセッサー
Ｉ１０・レジスタＲ１は従来と同様にアドレス指定され
る。プロセッサ１０からのレジスタ・アドレス信号は、
２バイト・アクセスの間にレジスタＲ１がアドレス指定
されるのを決定する。これらの信号は、別のデコード手
段（図示されていない）によってデコードされる。ＡＯ
がハイのときに５ＢＨＥがローであれば、１バイト・ア
クセスが選択され、ＤＥＣ３２が１バイト・レジスタＲ
３をアドレス指定することを決定する。ＡＯがローのと
きに５ＢＨＥがハイであれば、１バイト・レジスタＲ４
がアドレス指定される。レジスタＲ３およびＲ４は、通
常の２バイト伝送の間にアクセスされない、インターフ
ェース装置と関連する別個のレジスタである。−例とし
て、レジスタＲ３は、さまざまなフラグ・ビット等を蓄
積するステータス・レジスタである。

このように、５ＢＨＥおよびＡＯ倍信号異なる論理状態
のときに、ＤＥＣ３２が１バイト・レジスタを分けるた
めのアクセス指定を管理する。通常はレジスタＲ１を選
択する、プロセッサＩＯからの同じ一部のレジスタ・ア
ドレス指定信号に対して、異なるレジスタＲ３またはＲ
４がアドレス指定されるので、この動作はシステムのレ
ジスタ・アドレス指定の容量を２倍にする。従来ではア
クセスモード間を単に選択するために用いられた同じ５
ＢＨＥ、ＡＯ倍信号、異なる１バイト・レジスタ間を選
択するために用いられるので、アドレス指定の容量にお
けるこのような倍増は、バス・サイズを増大させること
により行われるのではないことに留意されたい。

第１図に示された実施例は１個の２バイト・レジスタで
あるが、この発明によれば、いかなる数の２バイト・レ
ジスタに関連するアドレス指定空間を２倍にすることが
可能である。たとえば、１０個の２バイト・レジスタが
あれば、この発明は２０個の別々の１バイト・レジスタ
をアドレス指定できる。さらに、この発明の一般的な考
えは、４バイト・アクセスに適用可能である。言い換え
れば、１．２および４バイト・プロセッサーＩ１０・レ
ジスタのアクセスの間を選択する同じアクセスモード制
御信号は、選択された１および２バイト・レジスタをア
ドレス指定するのに用いることができ、したがって、有
効なアドレス空間を３倍にできる。たとえば、１０個の
４バイト・レジスタがあれば、この発明は、２０個の別
々の２バイト・レジスタおよび４０個の別々の１バイト
・レジスタをアドレス指定できる。

さらにこの発明は、分離されたインターフェース装置２
０を利用するように示されているが、実際には、同じ機
能が、周辺装置３０の一部である装置またはプロセッサ
１０に関連するコ・プロセッサによって与えられる。バ
ス４０と周辺装置３０との間で、先に述べた他のインタ
ーフェース機能を扱う能力の故に、分離されたインター
フェース装置２０を利用するのが好適である。このよう
に、周辺装置は、インターフェース機能に拘束されずに
設計することができる。これは、広範囲のバス配置にコ
ンパチブルな装置を構成しようとする周辺装置の設計者
によって大いに価値のあることである。

Ｅ０発明の効果上述の如く本発明によれば、アドレス指定されるＩ１０
レジスタ数の増加が容易に可能となる。

【図面の簡単な説明】

第１図は、この発明による２バイトの実施例の回路ブロ
ック図である。第２図は、第１図のアクセスモード制御信号５Ｂ）（Ｅ
およびＡＯの真理値の関係を示す図である。１０・・・・・プロセッサ２０・・・・・インターフェース装置３０・・・・・周辺装置４０、４０Ａ、　５０・・・バス

Claims

【特許請求の範囲】

（１）複数のアクセスモード制御信号を生成するプロセ
ッサと、ＸおよびＹがゼロより大きいＸ＞Ｙなる整数であり、少
なくともいくつかはＸバイトの幅をもち、少なくとも他
の１つはＹバイトの幅をもつ複数のレジスタと、Ｘバイトの幅をもち、前記複数のレジスタと前記プロセ
ッサとの間に接続されたバスと、前記バスに接続され、
前記複数のアクセスモード制御信号をデコードし、前記
複数のアクセスモード制御信号がＸバイト・アクセスモ
ードを指定するときに、Ｘバイトの幅をもつ前記複数の
レジスタのうちの選択された１つをアドレス指定し、前
記複数のアドレスモード制御信号がＹバイト・アドレス
モードを指定するときに、Ｙバイトの幅をもつ前記少な
くとも他の１つのレジスタをアドレス指定する手段と、を有するデータ処理装置。
（２）前記プロセッサは、マイクロプロセッサである請
求項１記載のデータ処理装置。
（３）Ｘ＝２およびＹ＝１である請求項１記載のデータ
処理装置。
（４）Ｘ＝４およびＹ≦２である請求項１記載のデータ
処理装置。
（５）前記複数のレジスタに接続された周辺装置を有す
る請求項２記載のデータ処理装置。
（６）前記周辺装置は、アダプタ・カードである請求項
５記載のデータ処理装置。
（７）前記マイクロプロセッサは、第１の集積回路チッ
プを有し、前記複数のレジスタおよび前記手段は、第２
の集積回路に配置されている請求項６記載のデータ処理
装置。
（８）複数のアクセスモード制御信号を生成するプロセ
ッサと、前記プロセッサと信号の伝送を行うバスと、Ｘバイトの
幅をもち、前記バスに接続された第１の複数のレジスタ
と、ＸおよびＹがゼロより大きくＸ＞Ｙなる整数であり、Ｙ
バイトの幅をもち、前記バスに接続された第２の複数の
レジスタと、前記バスに接続され、前記複数のアクセスモード制御信
号に従って前記複数のレジスタのうちの選択された１つ
をアドレス指定するデコーダとを有するデータ処理装置
。
（９）Ｘ＝２である請求項８記載のデータ処理装置。
（１０）前記第１の複数のレジスタと前記第２の複数の
レジスタとに接続されたアダプタ・カードを有する請求
項８記載のデータ処理装置。
（１１）前記第１の複数のレジスタ、前記第２の複数の
レジスタおよび前記デコーダは、１つの集積回路チップ
にすべて配置されている請求項１０記載のデータ処理装
置。
（１２）前記１つの集積回路チップは、前記アダプタカ
ードに配置されている請求項１１記載のデータ処理装置
。
（１３）アクセスモード制御信号を生成するマイクロプ
ロセッサと、マイクロプロセッサに接続され所定のバイ
ト幅をもつバスと、少なくとも１つの周辺装置と、バス
と周辺装置との間に接続されたインターフェース装置と
を備えるコンピュータ装置であって、バスのバイト幅と等しいバイト幅をもつ第１の複数のレ
ジスタと、前記所定のバイト幅より小さい、少なくとも１バイトの
バイト幅をもつ第２の複数のレジスタと、前記マイクロ
プロセッサからのアクセスモード制御１信号に応答し、
前記所定のバイト幅の第１のレジスタがアクセスされる
ことをアクセスモード制御信号が指示すると、前記第１
の複数のレジスタのうちの選択された１つをアドレス指
定し、前記所定のバイト幅より小さいバイト幅をもつ第
２のレジスタがアクセスされることをアクセスモード制
御信号が指示すると、前記第２の複数のレジスタのうち
の選択された１つをアドレス指定するデコーダと、を有するコンピュータ装置。
（１４）マスターボードに設けられた１つの集積回路チ
ップにマイクロプロセッサが配置されている請求項１３
記載のコンピュータ装置。
（１５）マスターボードに設けられた１つの集積回路チ
ップにインターフェース装置が配置されている請求項１
４記載のコンピュータ装置。
（１６）マスターボードに設けられ、周辺装置へのおよ
び周辺装置からの信号を処理するアダプタカードに設け
られた１つの集積回路チップにインターフェース装置が
配置されている請求項１５記載のコンピュータ装置。
（１７）所定のマシン動作で送受信されるデータの量を
指示する信号を生成する中央処理装置と、中央処理装置
に接続されたバスと、出力装置と、それぞれが所定の記
憶容量を有し、バスと出力装置とに接続された第１のレ
ジスタ群と、それぞれが第１のレジスタ群のうちの１つ
のレジスタの記憶容量より小さい所定の記憶容量を有し
、バスと出力装置とに接続された第２のレジスタ群と、
所定のマシンサイクルで送受信されるデータの量が第１
のレジスタ群のうちの１つのレジスタの記憶容量より小
さいことを、中央処理装置からの信号が指示すると、第
２のレジスタ群のうちの選択された１つをアドレス指定
する手段を備えるレジスタコントローラとを有するコン
ピュータ装置。
（１８）中央処理装置と、中央処理装置に接続されたバ
スと、ＸおよびＹはＸ＞Ｙなる整数であり、Ｘのバイト
幅をもつ第１のレジスタ群と、Ｙのバイト幅をもつ第２
のレジスタ群と、第１のレジスタ群と第２のレジスタ群
とに接続された周辺装置とを有するコンピュータ装置で
あって、Ｘのバイト幅をもつデータが伝送されることを、中央処
理装置からの第１の制御信号群が指示すると、第１のレ
ジスタ群をアクセスするステップと、中央処理装置から
の第２の制御信号群の特定の論理状態の関数として、前
記第１のレジスタ群のうちの選択された１つをアドレス
指定するステップと、Ｙのバイト幅をもつデータが伝送されることを、前記第
１の制御信号群が指示すると、第２のレジスタ群をアク
セスするステップと、前記第１の制御信号群の特定の論理状態の関数として、
前記第２のレジスタ群のうちの選択された１つをアドレ
ス指定するステップと、を含むコンピュータ装置。