JP2918570B2 - 中央演算処理装置 - Google Patents
中央演算処理装置Info
- Publication number
- JP2918570B2 JP2918570B2 JP21184989A JP21184989A JP2918570B2 JP 2918570 B2 JP2918570 B2 JP 2918570B2 JP 21184989 A JP21184989 A JP 21184989A JP 21184989 A JP21184989 A JP 21184989A JP 2918570 B2 JP2918570 B2 JP 2918570B2
- Authority
- JP
- Japan
- Prior art keywords
- bank
- bits
- register
- data
- addressing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、バンク方式を利用した中央演算処理装置に
関する。
関する。
［従来の技術］ 例えばR1レジスタに格納されるデータを外部メモリの
FFFE00番地へ書き込む命令を中央演算処理装置（以下CP
Uと記す）より送出する場合、ロングダイレクト方式と
呼ばれる方式によれば、アセンブル言語にて表すと第６
図に示すように、STORE R1 FFFE00となり、オペコー
ドを構成するビット数が８ビット、オペランドを構成す
るビット数が８ビット、FFFE00を表すアドレス信号を構
成するビット数がこの場合に例えば24ビットであるとす
れば、言語ビット数は合計40ビットとなり、番地のみを
変更する場合でも24ビットにてアクセスすることとな
り、アクセスに長い時間を要してしまう。そこで従来よ
り、いわゆるバンク方式と呼ばれる方法が使用される
が、このバンク方式とは以下のような方式である。
FFFE00番地へ書き込む命令を中央演算処理装置（以下CP
Uと記す）より送出する場合、ロングダイレクト方式と
呼ばれる方式によれば、アセンブル言語にて表すと第６
図に示すように、STORE R1 FFFE00となり、オペコー
ドを構成するビット数が８ビット、オペランドを構成す
るビット数が８ビット、FFFE00を表すアドレス信号を構
成するビット数がこの場合に例えば24ビットであるとす
れば、言語ビット数は合計40ビットとなり、番地のみを
変更する場合でも24ビットにてアクセスすることとな
り、アクセスに長い時間を要してしまう。そこで従来よ
り、いわゆるバンク方式と呼ばれる方法が使用される
が、このバンク方式とは以下のような方式である。
第４図及び第５図に示すように、外部メモリの全容量
を例えばイないしニの４つの領域（以下バンクとい
う。）に分割し、分割されたバンク内でそれぞれ番地が
設定される。このように構成することで、同じバンク内
の番地にアクセスする場合であれば一度バンクレジスタ
を指定すればその後はそのバンク内の番地を示すアドレ
スデータのみを送出すればよい。例えば、各バンクレジ
スタを指定するデータのビット数が８ビットであれば、
バンクレジスタ指定後は16（＝24−８）ビット数のデー
タでよく、その結果アクセス時間を短くすることができ
るものである。
を例えばイないしニの４つの領域（以下バンクとい
う。）に分割し、分割されたバンク内でそれぞれ番地が
設定される。このように構成することで、同じバンク内
の番地にアクセスする場合であれば一度バンクレジスタ
を指定すればその後はそのバンク内の番地を示すアドレ
スデータのみを送出すればよい。例えば、各バンクレジ
スタを指定するデータのビット数が８ビットであれば、
バンクレジスタ指定後は16（＝24−８）ビット数のデー
タでよく、その結果アクセス時間を短くすることができ
るものである。
例えば、上記バンクレジスタの一つであるデータバン
クレジスタ（以下DBRと記す）を上記アドレス信号の上
位２ビットであるFFに固定するとする。この場合プログ
ラミングは、第７図に示すように、LOAD DBR FF（こ
れにて24ビット）、STORE R1 FE00（これにて32ビッ
ト）となり、その後同じバックレジスタを参照する限り
プログラム語長は上記32ビットとなり、とりわけアドレ
ス信号部分は16ビットとなる。
クレジスタ（以下DBRと記す）を上記アドレス信号の上
位２ビットであるFFに固定するとする。この場合プログ
ラミングは、第７図に示すように、LOAD DBR FF（こ
れにて24ビット）、STORE R1 FE00（これにて32ビッ
ト）となり、その後同じバックレジスタを参照する限り
プログラム語長は上記32ビットとなり、とりわけアドレ
ス信号部分は16ビットとなる。
［発明が解決しようとする課題］ 上述したような従来のバンク方式を利用したCPUにお
いては、同一のバンク内の番地にアクセスする場合に
は、上述したロングダイレクトアドレッシングの方式に
よるものよりアドレッシングに要するデータのビット数
が減少するが、バンクを異にして頻繁にアクセスされる
場合には通常はバンクレジスタを書き替える命令を実行
してこれを行うので、結局データ処理時間が長くなると
いう問題点がある。例えば第７図の例では異なるバンク
のアクセスに56ビット必要となる。
いては、同一のバンク内の番地にアクセスする場合に
は、上述したロングダイレクトアドレッシングの方式に
よるものよりアドレッシングに要するデータのビット数
が減少するが、バンクを異にして頻繁にアクセスされる
場合には通常はバンクレジスタを書き替える命令を実行
してこれを行うので、結局データ処理時間が長くなると
いう問題点がある。例えば第７図の例では異なるバンク
のアクセスに56ビット必要となる。
又、バンクレジスタを選択するバンクアドレスを00に
固定しデータのアドレッシングを行う方法があるが、バ
ンクが固定されていることよりバンクアドレス空間に対
する柔軟性が低いという問題点がある。
固定しデータのアドレッシングを行う方法があるが、バ
ンクが固定されていることよりバンクアドレス空間に対
する柔軟性が低いという問題点がある。
本発明は上述したような問題点を解決するためになさ
れたもので、頻繁にバンクの切り替えを行ないアドレッ
シングが行われる場合でもデータ処理時間が短く、そし
てバンクアドレス空間に対する柔軟性が高いCPUを提供
することを目的とする。
れたもので、頻繁にバンクの切り替えを行ないアドレッ
シングが行われる場合でもデータ処理時間が短く、そし
てバンクアドレス空間に対する柔軟性が高いCPUを提供
することを目的とする。
［課題を解決するための手段］ 本発明は、メモリ内を複数領域に分割してなる各バン
クのうち所望のバンクを選択するための複数なバンクレ
ジスタと、 命令の処理中にて上記各バンクにアクセスする際に、
上記バンクレジスタを選択するための所定値が全ビット
内の一部のビットに設定される、当該中央演算処理装置
の動作状態を示すデータを格納する内部レジスタを備え
たことを特徴とする。
クのうち所望のバンクを選択するための複数なバンクレ
ジスタと、 命令の処理中にて上記各バンクにアクセスする際に、
上記バンクレジスタを選択するための所定値が全ビット
内の一部のビットに設定される、当該中央演算処理装置
の動作状態を示すデータを格納する内部レジスタを備え
たことを特徴とする。
［作用］ 内部レジスタの特定のビットを所定の値に設定するこ
とで、この内部レジスタが指示するバンクが選択され、
そのバンクに格納されているデータが送出される。バン
クを切り替える場合、バンクレジスタを書き替える命令
を実行するのではないことよりデータ処理時間が短くな
る。
とで、この内部レジスタが指示するバンクが選択され、
そのバンクに格納されているデータが送出される。バン
クを切り替える場合、バンクレジスタを書き替える命令
を実行するのではないことよりデータ処理時間が短くな
る。
［実施例］ 第２図に示す本発明のCPUの一実施例は、プログラミ
ングモデルであり、本CPUの基本語長は８ビットであ
る。アドレス空間としてはリニア・アクセス領域として
16ビットのプログラムカウンタを有し、アドレス空間の
拡張手段としてはプログラム領域をアクセスする際に出
力されるプログラムバンクレジスタ（以下PBRと記す）
１及びデータ領域をアクセスする際に主に出力されるデ
ータバンクレジスタ（以下DBRと記す）２を各８ビット
持ち、バンク方式で計24ビットで16メガバイト（MB）の
アクセス空間のアクセスを可能とする。又、複数の汎用
レジスタR0、R1、R2、R3、W2及びW3を有し、命令により
８ビット、16ビットの異なるデータ長のデータを扱うこ
とができる。そしてスタックポインタレジスタ（以下SP
と記す）は16ビット長である。又、プロセッサステータ
スレジスタ（以下PSRと記す）３は現在のCPUの動作状態
を示す。具体的にはＮ、Ｖ、Ｚ、Ｃの各フラグは演算結
果により変化し、ＩフラグはIRQ割り込みの受付の可能
性の可否を示している。詳細後述のM1、M0のモードフラ
グは、前記データ領域をアクセスする際のバンクレジス
タを選択するフラグである。
ングモデルであり、本CPUの基本語長は８ビットであ
る。アドレス空間としてはリニア・アクセス領域として
16ビットのプログラムカウンタを有し、アドレス空間の
拡張手段としてはプログラム領域をアクセスする際に出
力されるプログラムバンクレジスタ（以下PBRと記す）
１及びデータ領域をアクセスする際に主に出力されるデ
ータバンクレジスタ（以下DBRと記す）２を各８ビット
持ち、バンク方式で計24ビットで16メガバイト（MB）の
アクセス空間のアクセスを可能とする。又、複数の汎用
レジスタR0、R1、R2、R3、W2及びW3を有し、命令により
８ビット、16ビットの異なるデータ長のデータを扱うこ
とができる。そしてスタックポインタレジスタ（以下SP
と記す）は16ビット長である。又、プロセッサステータ
スレジスタ（以下PSRと記す）３は現在のCPUの動作状態
を示す。具体的にはＮ、Ｖ、Ｚ、Ｃの各フラグは演算結
果により変化し、ＩフラグはIRQ割り込みの受付の可能
性の可否を示している。詳細後述のM1、M0のモードフラ
グは、前記データ領域をアクセスする際のバンクレジス
タを選択するフラグである。
第１図において、本実施例のCPUは大別して命令制御
部４と演算部５とに分けられる。
部４と演算部５とに分けられる。
命令の実行に際し、外部データバスD0ないしD7を介し
てデータインプットラッチ（図内ではDILと記す）６に
供給された命令コードは、プリバイトインストラクショ
ンレジスタ（図内ではPB−IRと記す）７もしくはOP−IR
8のインストラクションレジスタに格納され、次の命令
が発生するまで保持される。そしてこれらのインストラ
クションレジスタの出力と、命令のシーケンスのタイミ
ングを制御するタイミングコントロールユニット（図内
ではTCUと記す）９の出力は、AND10及びOR11の命令デコ
ード回路に供給され、命令デコード回路より送出される
信号は、エキスキュージョンコントロールインタフェイ
ス（図内ではECIと記す）12を介して演算部５を制御す
べき制御信号を発生する。
てデータインプットラッチ（図内ではDILと記す）６に
供給された命令コードは、プリバイトインストラクショ
ンレジスタ（図内ではPB−IRと記す）７もしくはOP−IR
8のインストラクションレジスタに格納され、次の命令
が発生するまで保持される。そしてこれらのインストラ
クションレジスタの出力と、命令のシーケンスのタイミ
ングを制御するタイミングコントロールユニット（図内
ではTCUと記す）９の出力は、AND10及びOR11の命令デコ
ード回路に供給され、命令デコード回路より送出される
信号は、エキスキュージョンコントロールインタフェイ
ス（図内ではECIと記す）12を介して演算部５を制御す
べき制御信号を発生する。
演算部５は、この制御信号に従って内部での演算や外
部とのデータのやりとりを行う。尚、構成としては第２
図に示すレジスタ群13やALU14、シフト15、アドレス計
算ユニット（図内ではACUと記す）16を有している。
部とのデータのやりとりを行う。尚、構成としては第２
図に示すレジスタ群13やALU14、シフト15、アドレス計
算ユニット（図内ではACUと記す）16を有している。
上記のように構成されるCPUにおける動作を以下に説
明する。
明する。
本実施例のCPUは、従来よりCPU内に設けられCPUの動
作状態を示す信号を送出するPSR3内のモードフラグM0及
びM1のフラグ状態を設定することで、データ領域をアク
セスする際に選択するPBR1、DBR2及び定数（00）を選択
するようにしたものである。例えばM1及びM0がともに０
であればバンクレジスタは定数00に設定され、M1が０、
M0が１であればバンクレジスタとしてPBR1が選択され、
M1が１、M01が又は０であればバンクレジスタとしてDBR
2が選択される。
作状態を示す信号を送出するPSR3内のモードフラグM0及
びM1のフラグ状態を設定することで、データ領域をアク
セスする際に選択するPBR1、DBR2及び定数（00）を選択
するようにしたものである。例えばM1及びM0がともに０
であればバンクレジスタは定数00に設定され、M1が０、
M0が１であればバンクレジスタとしてPBR1が選択され、
M1が１、M01が又は０であればバンクレジスタとしてDBR
2が選択される。
例えば上述した、いわゆるダイレクトアドレッシング
においては、第３図にしめすようにPSR3内のモードフラ
グM0、M1を切り替える命令が８ビットより構成され、ア
ドレスを示すFE00を設定するためのプログラムが32ビッ
トより構成される。したがって、PBR1やDBR2等のバンク
レジスタの切り替えを含む場合でもプログラムを構成す
る言語長は40（８＋32）ビットとなる。よって、第７図
に示すように従来のバンク方式においては、プログラム
言語長が56ビットを要するのに比べ短縮され、したがっ
てバンクレジスタを切り替えてアドレッシングを行う場
合には従来のバンク方式に比べ短時間にて行うことがで
きる。
においては、第３図にしめすようにPSR3内のモードフラ
グM0、M1を切り替える命令が８ビットより構成され、ア
ドレスを示すFE00を設定するためのプログラムが32ビッ
トより構成される。したがって、PBR1やDBR2等のバンク
レジスタの切り替えを含む場合でもプログラムを構成す
る言語長は40（８＋32）ビットとなる。よって、第７図
に示すように従来のバンク方式においては、プログラム
言語長が56ビットを要するのに比べ短縮され、したがっ
てバンクレジスタを切り替えてアドレッシングを行う場
合には従来のバンク方式に比べ短時間にて行うことがで
きる。
尚、上述したように本実施例におけるプログラム言語
長が40ビットであることは第６図に示す従来のロングダ
イレクト方式におけるプログラムビット数と同じとなる
が、同じバンクレジスタを選択している場合にはプラグ
ラム言語長は32ビットとなるので高速にアドレッシング
を行うことができる。
長が40ビットであることは第６図に示す従来のロングダ
イレクト方式におけるプログラムビット数と同じとなる
が、同じバンクレジスタを選択している場合にはプラグ
ラム言語長は32ビットとなるので高速にアドレッシング
を行うことができる。
又、本実施例におけるCPUは、いわゆるショートダイ
レクトアドレッシング方式と呼ばれる方式にも適用する
ことができる。このショートダイレクトアドレッシング
方式とは、上述した例を引用すれば、アドレスを示すFF
FE00のデータのうちFEに対応する部分を00に固定し、又
バンクレジスタも00に固定しアドレッシングを行う方式
である。
レクトアドレッシング方式と呼ばれる方式にも適用する
ことができる。このショートダイレクトアドレッシング
方式とは、上述した例を引用すれば、アドレスを示すFF
FE00のデータのうちFEに対応する部分を00に固定し、又
バンクレジスタも00に固定しアドレッシングを行う方式
である。
又、本実施例におけるCPUは、いわゆるファーストダ
イレクトアドレッシング方式と呼ばれる方式にも適用す
ることができる。このファーストダイレクトアドレッシ
ング方式とは、PSR3内のモードフラグにてバンクレジス
タを切り替え、上記FFFE00の内FEに相当するデータを第
２図に示すレジスタR3の値を参照し、アドレッシングを
行う方式である。尚、この場合、モードフラグM1が１、
モードフラグM0が０の場合にはDBR2が選択され、モード
フラグM1、M0がその他の値のときにはバンクレジスタは
00に固定される。
イレクトアドレッシング方式と呼ばれる方式にも適用す
ることができる。このファーストダイレクトアドレッシ
ング方式とは、PSR3内のモードフラグにてバンクレジス
タを切り替え、上記FFFE00の内FEに相当するデータを第
２図に示すレジスタR3の値を参照し、アドレッシングを
行う方式である。尚、この場合、モードフラグM1が１、
モードフラグM0が０の場合にはDBR2が選択され、モード
フラグM1、M0がその他の値のときにはバンクレジスタは
00に固定される。
このように本実施例のCPUによれば、CPUの動作状態を
示すデータを送出するPSR内に格納されるモードフラグ
をアドレッシングを実行する命令にて変更しアドレッシ
ングを実行することより、従来のようにバンクレジスタ
を書き替える命令を実行するのではないのでバンクレジ
スタの切り替えに要する時間を短縮することができる。
示すデータを送出するPSR内に格納されるモードフラグ
をアドレッシングを実行する命令にて変更しアドレッシ
ングを実行することより、従来のようにバンクレジスタ
を書き替える命令を実行するのではないのでバンクレジ
スタの切り替えに要する時間を短縮することができる。
尚、上記実施例においては、PSR内に指定するモード
フラグを２ビットとしたがこれに限るものではない。
フラグを２ビットとしたがこれに限るものではない。
又、前記モードフラグの変更はモードフラグ変更のた
めの外部端子を設けて行っても良い。
めの外部端子を設けて行っても良い。
又、本実施例のCPUは、上述したショートダイレクト
アドレッシング、ファーストダイレクトアドレッシング
及びダイレクトアドレッシングの外に、従来のロングダ
イレクトアドレッシングの方式にてアドレッシングする
こともできる。
アドレッシング、ファーストダイレクトアドレッシング
及びダイレクトアドレッシングの外に、従来のロングダ
イレクトアドレッシングの方式にてアドレッシングする
こともできる。
［発明の効果］ 以上詳述したように本発明によれば、バンクレジスタ
を切り替えてアドレッシングを行う場合、内部レジスタ
の特定ビットより送出される値によりデータ領域が切り
替えることができることより、頻繁にデータ領域の切り
替えを行ないアドレッシングが行われる場合でもデータ
処理時間が短く、そしてデータ領域の切換に対する柔軟
性が高いCPUを提供することができる。
を切り替えてアドレッシングを行う場合、内部レジスタ
の特定ビットより送出される値によりデータ領域が切り
替えることができることより、頻繁にデータ領域の切り
替えを行ないアドレッシングが行われる場合でもデータ
処理時間が短く、そしてデータ領域の切換に対する柔軟
性が高いCPUを提供することができる。
第１図は本発明のCPUの構成を示すブロック図、第２図
は本発明のCPUに備わるレジスタを示す図、第３図は本
発明のCPUにおいてアドレッシングに関する命令を構成
するデータのビット数を示す図、第４図及び第５図はバ
ンク方式を表す図、第６図はロングダイレクトアドレッ
シング方式に関する命令を構成するデータのビット数を
示す図、第７図はバンク方式に関する命令を構成するデ
ータのビット数を示す図である。 １……PBR、２……DBR、３……PSR、 13……レジスタ群。
は本発明のCPUに備わるレジスタを示す図、第３図は本
発明のCPUにおいてアドレッシングに関する命令を構成
するデータのビット数を示す図、第４図及び第５図はバ
ンク方式を表す図、第６図はロングダイレクトアドレッ
シング方式に関する命令を構成するデータのビット数を
示す図、第７図はバンク方式に関する命令を構成するデ
ータのビット数を示す図である。 １……PBR、２……DBR、３……PSR、 13……レジスタ群。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−204046（ＪＰ，Ａ) 特開 昭58−196672（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/06
Claims (2)
- 【請求項１】メモリ内を複数領域に分割してなる各バン
クのうち所望のバンクを選択するための複数のバンクレ
ジスタと、 命令の処理中にて上記各バンクにアクセスする際に、上
記バンクレジスタを選択するための所定値が全ビット内
の一部のビットに設定される、当該中央演算処理装置の
動作状態を示すデータ格納する内部レジスタと、 を備えたことを特徴とする中央演算処理装置。 - 【請求項２】上記所定値は、上記バンク内の番地へのア
クセス方法である各アドレッシング方法に応じて可変で
ある、請求項１記載の中央演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21184989A JP2918570B2 (ja) | 1989-08-16 | 1989-08-16 | 中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21184989A JP2918570B2 (ja) | 1989-08-16 | 1989-08-16 | 中央演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0374739A JPH0374739A (ja) | 1991-03-29 |
| JP2918570B2 true JP2918570B2 (ja) | 1999-07-12 |
Family
ID=16612610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21184989A Expired - Fee Related JP2918570B2 (ja) | 1989-08-16 | 1989-08-16 | 中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918570B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4737802B2 (ja) * | 2000-06-28 | 2011-08-03 | 倉敷紡績株式会社 | 化粧材の取付構造 |
-
1989
- 1989-08-16 JP JP21184989A patent/JP2918570B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0374739A (ja) | 1991-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0148478A2 (en) | A data processor with control of the significant bit lenghts of general purpose registers | |
| US4037213A (en) | Data processor using a four section instruction format for control of multi-operation functions by a single instruction | |
| US4095268A (en) | System for stopping and restarting the operation of a data processor | |
| JPH11272546A (ja) | 可変長レジスタ装置 | |
| US5757685A (en) | Data processing system capable of processing long word data | |
| JPH10207717A (ja) | マイクロコンピュータ | |
| US5606715A (en) | Flexible reset configuration of a data processing system and method therefor | |
| EP0381059A2 (en) | Arithmetic element controller | |
| JP2551167B2 (ja) | マイクロコンピュータ | |
| JP2918570B2 (ja) | 中央演算処理装置 | |
| JPH0192851A (ja) | アドレス空間切替装置 | |
| JP3332606B2 (ja) | マイクロプロセッサ | |
| EP0020972A1 (en) | Program controlled microprocessing apparatus | |
| EP0753818A2 (en) | Data processor having bus controller for controlling a plurality of buses independently of each other | |
| JPH0635800A (ja) | マイクロプロセッサ及びそれを使用したデータ処理システム | |
| JPS6230455B2 (ja) | ||
| JP3139310B2 (ja) | ディジタル信号処理装置 | |
| JP3168845B2 (ja) | ディジタル信号処理装置 | |
| JP3024410B2 (ja) | プログラマブルコントローラ | |
| JP2583614B2 (ja) | ベクトル演算装置 | |
| JPH02214938A (ja) | データ処理装置 | |
| JPH0683618A (ja) | フラグ制御回路 | |
| JP2000029508A (ja) | プログラマブルコントローラ | |
| JPH0683986A (ja) | シングルチップ・マイクロコンピュータ | |
| JPH05334074A (ja) | マイクロプロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |