JPH0374739A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
- Publication number
- JPH0374739A JPH0374739A JP21184989A JP21184989A JPH0374739A JP H0374739 A JPH0374739 A JP H0374739A JP 21184989 A JP21184989 A JP 21184989A JP 21184989 A JP21184989 A JP 21184989A JP H0374739 A JPH0374739 A JP H0374739A
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- JP
- Japan
- Prior art keywords
- data
- register
- bits
- bank
- data area
- Prior art date
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- Granted
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- 238000000034 method Methods 0.000 abstract description 22
- 238000010586 diagram Methods 0.000 description 6
- 101100442490 Artemisia annua DBR2 gene Proteins 0.000 description 3
- 101150104466 NOCT gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、バンク方式を利用した中央演算処理装置に関
する。
する。
［従来の技術］
例えばＲ１レジスタに格納されるデータを外部メモリの
Ｆ’ＦＦＥＯＯ番地へ書き込む命令を中央演算処理装置
（以下ＣＰＵと記す）より送出する場合、ロングダイレ
クト方式と呼ばれる方式によれば、アセンブル言語にて
表すと第６図に示すように、５ＴＯＲＥ ＲＩ Ｆ
ＦＦＥＯＯとなり、オペコードを構成するビット数が８
ビツト、オペランドを構成するビット数か８ビツト、Ｆ
ＦＦＥｏｏを表すアドレス信号を構成するビット数がこ
の場合に例えば２４ビツトであるとすれば、言語ビット
数は合計４０ビツトとなり、番地のみを変更する場合で
も２４ビツトにてアクセスすることとなり、アクセスに
長い時間を要してしまう。そこで従来より、いわゆるバ
ンク方式と呼ばれる方法が使用されるが、このバンク方
式とは以下のような方式である。
Ｆ’ＦＦＥＯＯ番地へ書き込む命令を中央演算処理装置
（以下ＣＰＵと記す）より送出する場合、ロングダイレ
クト方式と呼ばれる方式によれば、アセンブル言語にて
表すと第６図に示すように、５ＴＯＲＥ ＲＩ Ｆ
ＦＦＥＯＯとなり、オペコードを構成するビット数が８
ビツト、オペランドを構成するビット数か８ビツト、Ｆ
ＦＦＥｏｏを表すアドレス信号を構成するビット数がこ
の場合に例えば２４ビツトであるとすれば、言語ビット
数は合計４０ビツトとなり、番地のみを変更する場合で
も２４ビツトにてアクセスすることとなり、アクセスに
長い時間を要してしまう。そこで従来より、いわゆるバ
ンク方式と呼ばれる方法が使用されるが、このバンク方
式とは以下のような方式である。
第４図及び第５図に示すように、外部メモリの全容量を
例えばイないし二の４つの領域（以下バンクという。）
に分割し、分割されたバンク内でそれぞれ番地が設定さ
れる。このように構成することで、同じバンク内の番地
にアクセスする場合であれば一度バンクレジスタを指定
すればその後はそのバンク内の番地を示すアドレスデー
タのみを送出すればよい。例えば、各バンクレジスタを
指定するデータのビット数が８ビツトであれば、バンク
レジスタ指定後は１６ （＝２４−８）ビット数のデー
タでよく、その結果アクセス時間を短くすることができ
るものである。
例えばイないし二の４つの領域（以下バンクという。）
に分割し、分割されたバンク内でそれぞれ番地が設定さ
れる。このように構成することで、同じバンク内の番地
にアクセスする場合であれば一度バンクレジスタを指定
すればその後はそのバンク内の番地を示すアドレスデー
タのみを送出すればよい。例えば、各バンクレジスタを
指定するデータのビット数が８ビツトであれば、バンク
レジスタ指定後は１６ （＝２４−８）ビット数のデー
タでよく、その結果アクセス時間を短くすることができ
るものである。
例えば、上記バンクレジスタの−っであるデータバンク
レジスタ （以下ＤＢＲと記す）を上記アドレス信号の
上位２ビツトであるＦＦに固定するとする。この場合プ
ログラミングは、第７図に示すように、ＬＯＡＤ Ｄ
ＢＲＦＦ （これにて２４ビツト） 、５ＴＯＲＥ
ＲＩ ＦＥＯＯ（これにて３２ビツト）となり、その
後同じバンクレジスタを参照する限りプログラム語長は
上記３２ビツトとなり、とりわけアドレス信号部分は１
６ビツトとなる。
レジスタ （以下ＤＢＲと記す）を上記アドレス信号の
上位２ビツトであるＦＦに固定するとする。この場合プ
ログラミングは、第７図に示すように、ＬＯＡＤ Ｄ
ＢＲＦＦ （これにて２４ビツト） 、５ＴＯＲＥ
ＲＩ ＦＥＯＯ（これにて３２ビツト）となり、その
後同じバンクレジスタを参照する限りプログラム語長は
上記３２ビツトとなり、とりわけアドレス信号部分は１
６ビツトとなる。
［発明が解決しようとする課題］
上述したような従来のバンク方式を利用したＣＰＵにお
いては、同一のバンク内の番地にアクセスする場合には
、上述したロングダイレクトアドレッシングの方式によ
るものよりアドレッシングに要するデータのビット数が
減少するが、バンクを異にして頻繁にアクセスされる場
合には通常はバンクレジスタを書き替える命令を実行し
てこれを行うので、結局データ処理時間が長くなるとい
う問題点がある。例えば第７図の例では異なるバンクの
アクセスに５６ビツト必要となる。
いては、同一のバンク内の番地にアクセスする場合には
、上述したロングダイレクトアドレッシングの方式によ
るものよりアドレッシングに要するデータのビット数が
減少するが、バンクを異にして頻繁にアクセスされる場
合には通常はバンクレジスタを書き替える命令を実行し
てこれを行うので、結局データ処理時間が長くなるとい
う問題点がある。例えば第７図の例では異なるバンクの
アクセスに５６ビツト必要となる。
又、バンクレジスタを選択するバンクアドレスを００に
固定しデータのアドレッシングを行う方法があるが、バ
ンクが固定されていることよりバンクアドレス空間に対
する柔軟性が低いという問題点がある。
固定しデータのアドレッシングを行う方法があるが、バ
ンクが固定されていることよりバンクアドレス空間に対
する柔軟性が低いという問題点がある。
本発明は上述したような問題点を解決するためになされ
たもので、頻繁にバンクの切り替えを行ないアドレッシ
ングが行われる場合でもデータ処理時間が短く、そして
バンクアドレス空間に対する柔軟性が高いＣＰＵを提供
することを目的とする。
たもので、頻繁にバンクの切り替えを行ないアドレッシ
ングが行われる場合でもデータ処理時間が短く、そして
バンクアドレス空間に対する柔軟性が高いＣＰＵを提供
することを目的とする。
［課題を解決するための手段］
本発明は、命令の処理中にデータ領域をアクセスする際
、特定ビットを所定の値に設定することでデータを抽出
するデータ領域を選択することができる内部レジスタを
備えたことを特徴とする。
、特定ビットを所定の値に設定することでデータを抽出
するデータ領域を選択することができる内部レジスタを
備えたことを特徴とする。
［作用］
内部レジスタの特定のビットを所定の値に設定すること
で、この内部レジスタが指示するデータ領域が選択され
、そのデータ領域に格納されているデータが送出される
。データ領域を切り替える場合、データ領域を書き替え
る命令を実行するのではないことよりデータ処理時間が
短くなる。
で、この内部レジスタが指示するデータ領域が選択され
、そのデータ領域に格納されているデータが送出される
。データ領域を切り替える場合、データ領域を書き替え
る命令を実行するのではないことよりデータ処理時間が
短くなる。
［実施例］
第２図に示す本発明のＣＰＵの一実施例は、プログラミ
ングモデルであり、本ＣＰＵの基本語長は８ビツトであ
る。アドレス空間としてはリニア・アクセス領域として
１６ビツトのプログラムカウンタを有し、アドレス空間
の拡張手段としてはプログラム領域をアクセスする際に
出力されるプログラムバンクレジスタ（以下ＰＢＲと記
す）１及びデータ領域をアクセスする際に主に出力され
るデータバンクレジスタ （以下ＤＢＲと記す）２を各
８ビツト持ち、バンク方式で計２４ビットで１６メガバ
イト（ＭＢ）のアクセス空間のアクセスを可能とする。
ングモデルであり、本ＣＰＵの基本語長は８ビツトであ
る。アドレス空間としてはリニア・アクセス領域として
１６ビツトのプログラムカウンタを有し、アドレス空間
の拡張手段としてはプログラム領域をアクセスする際に
出力されるプログラムバンクレジスタ（以下ＰＢＲと記
す）１及びデータ領域をアクセスする際に主に出力され
るデータバンクレジスタ （以下ＤＢＲと記す）２を各
８ビツト持ち、バンク方式で計２４ビットで１６メガバ
イト（ＭＢ）のアクセス空間のアクセスを可能とする。
又、複数の汎用レジスタＲＯ，ＲＩＳＲ２、Ｒ３、Ｗ２
及びＷ３を有し、命令により８ビツト、１６ビツトの異
なるデータ長のデータを扱うことができる。そしてスタ
ックポインタレジスタ（以下ＳＰと記す）は１６ビツト
長である。又、プロセッサステータスレジスタ（以下Ｐ
ＳＲと記す）３は現在のＣＰＵの動作状態を示す。
及びＷ３を有し、命令により８ビツト、１６ビツトの異
なるデータ長のデータを扱うことができる。そしてスタ
ックポインタレジスタ（以下ＳＰと記す）は１６ビツト
長である。又、プロセッサステータスレジスタ（以下Ｐ
ＳＲと記す）３は現在のＣＰＵの動作状態を示す。
具体的にはＮ５ＶＳ’Ｚ、Ｃの各フラグは演算結果によ
り変化し、■フラグはＩＲＱ割り込みの受付の可能性の
可否を示している。詳細後述のＭｌ、ＭＯのモードフラ
グは、前記データ領域をアクセスする際のバンクレジス
タを選択するフラグである。
り変化し、■フラグはＩＲＱ割り込みの受付の可能性の
可否を示している。詳細後述のＭｌ、ＭＯのモードフラ
グは、前記データ領域をアクセスする際のバンクレジス
タを選択するフラグである。
第１図において、本実施例のＣＰＬＩは大別して命令制
御部４と演算部５とに分けられる。
御部４と演算部５とに分けられる。
命令の実行に際し、外部データバスＤＯないしＤ７を介
してデータインプットラッチ（図内ではＤＩＬと記す）
６に供給された命令コードは、プリバイトインストラク
ションレジスタ（図内では。
してデータインプットラッチ（図内ではＤＩＬと記す）
６に供給された命令コードは、プリバイトインストラク
ションレジスタ（図内では。
ＰＢ−ＩＲと記す）７もしくは０Ｐ−ＩＲ８のインスト
ラクションレジスタに格納され、次の命令が発生するま
で保持される。そしてこれらのインストラクションレジ
スタの出力と、命令のシーケンスのタイミングを制御す
るタイミングコントロールユニット（図内ではＴＣＵと
記す）９の出力は、ＡＮＤｌ ０及び０ＲＩＩの命令デ
コード回路に供給され、命令デコード回路より送出され
る信号は、エキスキュージョンコントロールインタフェ
イス（図内ではＥＣＩと記す）１２を介して演算部５を
制御すべき制御信号を発生する。
ラクションレジスタに格納され、次の命令が発生するま
で保持される。そしてこれらのインストラクションレジ
スタの出力と、命令のシーケンスのタイミングを制御す
るタイミングコントロールユニット（図内ではＴＣＵと
記す）９の出力は、ＡＮＤｌ ０及び０ＲＩＩの命令デ
コード回路に供給され、命令デコード回路より送出され
る信号は、エキスキュージョンコントロールインタフェ
イス（図内ではＥＣＩと記す）１２を介して演算部５を
制御すべき制御信号を発生する。
演算部５は、この制御信号に従って内部での演算や外部
とのデータのやりとりを行う。尚、構成としては第２図
に示すレジスタ群１３やＡＬｔＪ１４、シフタ１５、ア
ドレス計算ユニット（図内ではＡＣＵと記す）１６を有
している。
とのデータのやりとりを行う。尚、構成としては第２図
に示すレジスタ群１３やＡＬｔＪ１４、シフタ１５、ア
ドレス計算ユニット（図内ではＡＣＵと記す）１６を有
している。
上記のように構成されるＣＰＵにおける動作を以下に説
明する。
明する。
本実施例のｃｐｕは、従来よりＣＰＵ内に設けられＣＰ
Ｕの動作状態を示す信号を送出するＰＳＲ３内のモード
フラグＭＯ及びＭｌのフラグ状態を設定することで、デ
ータ領域をアクセスする際に選択するＰＢｒｔｌ、ＤＢ
Ｒ２及び定数（ＯＯ）を選択するようにしたものである
。例えばＭｌ及びＭＯがともにＯであればバンクレジス
タは定数００に設定され、Ｍｌが０．ＭＯ７！ｌ（ｌで
あればバンクレジスタとしてＰＢＲｌが選択され、Ｍｌ
が１、ＭＯＩが又は０であればバンクレジスタとしてＤ
ＢＲ２が選択される。
Ｕの動作状態を示す信号を送出するＰＳＲ３内のモード
フラグＭＯ及びＭｌのフラグ状態を設定することで、デ
ータ領域をアクセスする際に選択するＰＢｒｔｌ、ＤＢ
Ｒ２及び定数（ＯＯ）を選択するようにしたものである
。例えばＭｌ及びＭＯがともにＯであればバンクレジス
タは定数００に設定され、Ｍｌが０．ＭＯ７！ｌ（ｌで
あればバンクレジスタとしてＰＢＲｌが選択され、Ｍｌ
が１、ＭＯＩが又は０であればバンクレジスタとしてＤ
ＢＲ２が選択される。
例えば上述した、いわゆるダイレクトアドレッシングに
おいては、第３図にしめすようにＰＳＲ３内のモードフ
ラグＭＯ１Ｍｌを切り替える命令が８ビツトより構成さ
れ、アドレスを示すＦＥＯＯを設定するためのプログラ
ムが３２ビツトより構成される。したがって、ＰＢＲＩ
やＤＢＲ２等のバンクレジスタの切り替えを含む場合で
もプログラムを構成する言語長は４０ （８＋３２）ビ
ットとなる。よって、第７図に示すように従来のバンク
方式においては、プログラム言語長か５６ビツトを要す
るのに比べ短縮され、したがってバンクレジスタを切り
替えてアドレッシングを行う場合には従来のバンク方式
に比べ短時間にて行うことができる。
おいては、第３図にしめすようにＰＳＲ３内のモードフ
ラグＭＯ１Ｍｌを切り替える命令が８ビツトより構成さ
れ、アドレスを示すＦＥＯＯを設定するためのプログラ
ムが３２ビツトより構成される。したがって、ＰＢＲＩ
やＤＢＲ２等のバンクレジスタの切り替えを含む場合で
もプログラムを構成する言語長は４０ （８＋３２）ビ
ットとなる。よって、第７図に示すように従来のバンク
方式においては、プログラム言語長か５６ビツトを要す
るのに比べ短縮され、したがってバンクレジスタを切り
替えてアドレッシングを行う場合には従来のバンク方式
に比べ短時間にて行うことができる。
尚、上述したように本実施例におけるプログラム言語長
が４０ビツトであることは第６図に示す従来のロングダ
イレクト方式におけるプログラムビット数と同じとなる
が、同じバンクレジスタを選択している場合にはプログ
ラム言語長は３２ビツトとなるので高速にアドレッシン
グを行うことができる。
が４０ビツトであることは第６図に示す従来のロングダ
イレクト方式におけるプログラムビット数と同じとなる
が、同じバンクレジスタを選択している場合にはプログ
ラム言語長は３２ビツトとなるので高速にアドレッシン
グを行うことができる。
又、本実施例におけるＣＰＵは、いわゆるショートダイ
レクトアドレッシング方式と呼ばれる方式にも適用する
ことができる。このショートダイ１ノクトアドレツシン
グ方式とは、上述した例を１用すれば、アドレスを示す
ＦＦＦＥＯＯのデータのうちＦＥに対応する部分を００
に固定し、又バンクレジスタも００７こ固定しアドレッ
シングを行う方式である。
レクトアドレッシング方式と呼ばれる方式にも適用する
ことができる。このショートダイ１ノクトアドレツシン
グ方式とは、上述した例を１用すれば、アドレスを示す
ＦＦＦＥＯＯのデータのうちＦＥに対応する部分を００
に固定し、又バンクレジスタも００７こ固定しアドレッ
シングを行う方式である。
又、本実施例におけるＣＰｔＪは、いわゆるファースト
ダイレクトアドレッシング方式と呼ばれる方式にも適用
することができる。このファーストダイレクトアドレッ
シング方式とは、ＰＳＲ３内のモードフラグにてバンク
レジスタを切り替え、上記ＦＦＦ’ＥＯＯの内ＦＥに相
当するデータを第２図に示すレジスタＲ３の値を参照し
、アドレッシングを行う方式である。尚、この場合、モ
ードフラグＭｌか１１モ一ドフラグＭＯがＯの場合には
ＤＢＲ２か選択され、モードフラグＭｌ、ＭＯがその他
の値のときにはバンクレジスタはＯＯに固定される。
ダイレクトアドレッシング方式と呼ばれる方式にも適用
することができる。このファーストダイレクトアドレッ
シング方式とは、ＰＳＲ３内のモードフラグにてバンク
レジスタを切り替え、上記ＦＦＦ’ＥＯＯの内ＦＥに相
当するデータを第２図に示すレジスタＲ３の値を参照し
、アドレッシングを行う方式である。尚、この場合、モ
ードフラグＭｌか１１モ一ドフラグＭＯがＯの場合には
ＤＢＲ２か選択され、モードフラグＭｌ、ＭＯがその他
の値のときにはバンクレジスタはＯＯに固定される。
このように本実施例のＣＰＵによれば、ＣＰＵの動作状
態を示すデータを送出するＰＳＲ内に格納されるモード
フラグをアドレッシングを実行する命令にて変更しアド
レッシングを実行することより、従来のようにバンクレ
ジスタを書き替える命令を実行するのではないのでバン
クレジスタの切り替えに要する時間を短縮することがで
きる。
態を示すデータを送出するＰＳＲ内に格納されるモード
フラグをアドレッシングを実行する命令にて変更しアド
レッシングを実行することより、従来のようにバンクレ
ジスタを書き替える命令を実行するのではないのでバン
クレジスタの切り替えに要する時間を短縮することがで
きる。
尚、上記実施例においては、ＰＳＲ内に指定するモード
フラグを２ビツトとしたがこれに限るものではない。
フラグを２ビツトとしたがこれに限るものではない。
又、前記モードフラグの変更はモードフラグ変更のため
の外部端子を設けて行っても良い。
の外部端子を設けて行っても良い。
又、本実施例のＣＰＵは、上述したショートダイレクト
アドレッシング、ファーストダイレクトアドレッシング
及びダイレクトアドレッシングの外に、従来のロングダ
イレクトアドレッシングの方式にてアドレッシングする
こともできる。
アドレッシング、ファーストダイレクトアドレッシング
及びダイレクトアドレッシングの外に、従来のロングダ
イレクトアドレッシングの方式にてアドレッシングする
こともできる。
［発明の効果］
以上詳述したように本発明によれば、バンクレジスタを
切り替えてアドレッシングを行う場合、内部レジスタの
特定ビットより送出される値によりデータ領域が切り替
えることができることより、頻繁にデータ領域の切り替
えを行ないアドレッシングが行われる場合でもデータ処
理時間が短く、そしてデータ領域の切換に対する柔軟性
が高いＣＰＵを提供することができる。
切り替えてアドレッシングを行う場合、内部レジスタの
特定ビットより送出される値によりデータ領域が切り替
えることができることより、頻繁にデータ領域の切り替
えを行ないアドレッシングが行われる場合でもデータ処
理時間が短く、そしてデータ領域の切換に対する柔軟性
が高いＣＰＵを提供することができる。
第１図は本発明のＣＰＵの構成を示すブロック図、第２
図は本発明のＣＰＵに備わるレジスタを示す図、第３図
は本発明のＣＰＵにおいてアドレッシングに関する命令
を構成するデータのビット数を示す図、第４図及び第５
図はバンク方式を表す図、第６図はロングダイレクトア
ドレッシング方式に関する命令を構成するデータのビッ
ト数を示す図、第７図はバンク方式に関する命令を構成
するデータのビット数を示す図である。 ｌ・・・ＰＢＲ，２・・・ＤＢＲ，３・・・ＰＳＲ。 １３・・・レジスタ群。
図は本発明のＣＰＵに備わるレジスタを示す図、第３図
は本発明のＣＰＵにおいてアドレッシングに関する命令
を構成するデータのビット数を示す図、第４図及び第５
図はバンク方式を表す図、第６図はロングダイレクトア
ドレッシング方式に関する命令を構成するデータのビッ
ト数を示す図、第７図はバンク方式に関する命令を構成
するデータのビット数を示す図である。 ｌ・・・ＰＢＲ，２・・・ＤＢＲ，３・・・ＰＳＲ。 １３・・・レジスタ群。
Claims (2)
- （１）命令の処理中にデータ領域をアクセスする際、特
定ビットを所定の値に設定することでデータを抽出する
データ領域を選択することができる内部レジスタを備え
たことを特徴とする中央演算処理装置。 - （２）上記データ領域はプログラムバンクレジスタ、デ
ータバンクレジスタ及び定数である、請求項１記載の中
央演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21184989A JP2918570B2 (ja) | 1989-08-16 | 1989-08-16 | 中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21184989A JP2918570B2 (ja) | 1989-08-16 | 1989-08-16 | 中央演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0374739A true JPH0374739A (ja) | 1991-03-29 |
| JP2918570B2 JP2918570B2 (ja) | 1999-07-12 |
Family
ID=16612610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21184989A Expired - Fee Related JP2918570B2 (ja) | 1989-08-16 | 1989-08-16 | 中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918570B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002013286A (ja) * | 2000-06-28 | 2002-01-18 | Kurabo Ind Ltd | 化粧材の取付構造 |
-
1989
- 1989-08-16 JP JP21184989A patent/JP2918570B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002013286A (ja) * | 2000-06-28 | 2002-01-18 | Kurabo Ind Ltd | 化粧材の取付構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2918570B2 (ja) | 1999-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 10 |
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| LAPS | Cancellation because of no payment of annual fees |