JPH064436A - シリアルデータ送信回路 - Google Patents

Abstract

(57)【要約】 【目的】 一つのメモリをアドレス信号によって面切替
を行うことにより二つのメモリを使用するのと同等の機
能備えるシリアルデータ送信回路を提供する。 【構成】 プログラム制御によりアドレス信号、データ
信号、書込信号を出力するプロセッサ回路１と、書込タ
イミング、読出しタイミング、選択回路切替タイミング
を制御するタイミング発生回路２と、タイミング発生回
路２によって切替制御が行われる選択回路４と、前記タ
イミング発生回路２によりカウンタ動作が行われるカウ
ンタ回路３と、前記選択回路４からのアドレスと前記プ
ロセッサ回路１からの書込信号によりデータ信号が書き
込まれ、前記選択回路４からのアドレスと前記タイミン
グ発生回路２からの読出し信号によりデータ信号が読み
出されるメモリ回路５と、前記メモリ回路５から出力さ
れたパラレル信号をシリアル信号に変換するパラレルシ
リアル変換回路６とから構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパラレルデータをシリア
ルデータに変換して送信する送信回路に関し、特に連続
的送信機能をもったシリアルデータ送信回路に関するも
のである。

【０００２】

【従来の技術】図３に従来のシリアルデータ送信回路の
構成図を示す。また、図４にその動作タイミングを示
す。図３に示す従来のシリアルデータ送信回路は、メモ
リ回路を二つ有し、プロセッサ回路１によってメモリ回
路５に書き込んだデータを、直ちにメモリ回路８に転送
することにより、メモリ回路５を空き状態にすると共
に、次に送信すべきデータをメモリ回路５にプロセッサ
回路１によって書き込むことによって、連続してシリア
ルデータを送信することができる。

【０００３】詳述すると、プロセッサ回路１は、複数の
信号線からなるアドレス信号４０１を選択回路４に出力
すると共に、データ信号４０２と書込信号４０３とをメ
モリ回路５に出力する。選択回路４には、カウンタ回路
３で生成したアドレス信号４０５も入力されている。そ
して、前記書込信号４０３がプロセッサ回路１から出力
されている時に、タイミング発生回路２から入力される
選択信号４１０によって、選択回路４はアドレス信号４
０１を選択して、メモリ回路５に出力する。これによっ
て、メモリ回路５のアドレス入力端子には、プロセッサ
回路１から出力されたアドレス信号４０１が入力される
ことになり、プロセッサ回路１から出力されたデータ信
号４０２が、このアドレス信号４０１で示すアドレスに
書き込まれることになる。

【０００４】このメモリ回路５へのデータ書込みの後、
プロセッサ回路１は、タイミング発生回路２に対し、出
力したデータをシリアルに変換する送信指示信号４０４
を出力する。この送信指示信号４０４が入力されると、
タイミング発生回路２は、選択信号４１０によって選択
回路４の出力を切り替えて、カウンタ回路３から出力さ
れるアドレス信号４０５をメモリ回路５に入力させる。
これと共に、タイミング発生回路２は、選択回路１０に
選択信号４１１を出力して、この選択回路１０にカウン
タ回路３から入力されるアドレス信号４０５を、そのま
まメモリ回路８に出力させる。またこのとき、タイミン
グ発生回路２は、信号４０６をメモリ回路５のリード入
力端子と、メモリ回路８のライト入力端子とにも出力す
る。これによって、アドレス信号４０５で指定されたメ
モリ回路５のアドレスよりデータが読み出され、そのま
まアドレス信号４０５の示すメモリ回路８のアドレスに
書き込むことになる。

【０００５】この後、タイミング発生回路２は、選択信
号４１１によって、選択回路１０の出力をカウンタ回路
９から入力されるアドレス信号４０７に切替させる。ま
た、これと共に、タイミング発生回路２はメモリ回路８
に読出信号４０８を出力し、カウンタ回路９の示すメモ
リ回路８のアドレスよりデータを読み出して、パラレル
シリアル変換回路６に入力させる。そうして、このパラ
レルシリアル変換回路６によってデータをシリアルデー
タ４０９に変換して、外部へと出力させる。

【０００６】このように、メモリ回路５に一旦書き込ま
れたデータは、メモリ回路８に転送され、さらにこのメ
モリ回路８から読み出されたデータはパラレルシリアル
変換回路６によってシリアルデータ４０９に変換されて
出力される。そして、メモリ回路８にデータが転送され
たメモリ回路５は、空き状態になり、直ちに、次に送信
するデータ信号４０２を書き込むことができる。したが
って、パラレルデータを連続してシリアルデータに変換
することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、説明し
た上記従来のシリアルデータ送信回路は、連続的にデー
タを送信するため、メモリ回路を少なくとも２個必要と
しており、装置全体のコストを高めるという問題点があ
る。

【０００８】また、メモリ回路間のデータ転送は高速で
行われるが、その転送期間中は必ず、プロセッサ回路１
からメモリ回路５へデータを書き込むことができない、
という問題点もある。

【０００９】そこで、本発明の目的は、このような従来
の問題点を除去して、一つのメモリを二つの領域に分割
し、さらにアドレス信号によって分割した領域の面切替
を行うことにより、二つのメモリを使用してパラレルシ
リアル変換するのと同等の機能を実現できるシリアルデ
ータ送信回路を提供する。

【００１０】

【課題を解決するための手段】上記課題を解決するため
の本発明の第一の解決手段は、各制御信号，第一アドレ
ス信号及びデータ信号を出力するプロセッサ回路と、パ
ラレルデータをシリアルデータに変換して送信するパラ
レルシリアル変換回路とを備えるシリアルデータ送信回
路において、前記プロセッサ回路によって前記データ信
号を記憶させられ、記憶したパラレルデータを前記パラ
レルシリアル変換回路に出力するメモリ回路と、第二ア
ドレス信号をカウント動作によって生成するカウンタ回
路と、前記制御信号の入力のたびに、二つの信号状態を
交互に切り替わると共に、互いの信号の状態が異なる第
一信号及び第二信号を出力するフリップフロップ回路
と、前記第一アドレス信号及び第一信号、または前記第
二アドレス信号及び前記第二信号の一方の組を選択して
前記メモリ回路に出力する選択回路と、この選択回路の
出力選択の切替と、前記メモリ回路のデータ読出しと、
前記カウント動作とを、前記プロセッサ回路に従って制
御するタイミング発生回路とを備えることを特徴とす
る。

【００１１】上記課題を解決するための本発明の第二の
解決手段は、各制御信号，第一アドレス信号及びデータ
信号を出力するプロセッサ回路と、パラレルデータをシ
リアルデータに変換して送信するパラレルシリアル変換
回路とを備えるシリアルデータ送信回路において、前記
プロセッサ回路によって前記データ信号を記憶させら
れ、記憶したパラレルデータを前記パラレルシリアル変
換回路に出力するメモリ回路と、このメモリ回路にデー
タを書き込む際に、前記プロセッサ回路が出力する第一
アドレス信号を保持し、この第一アドレス信号から演算
して第二アドレス信号を生成するアドレス信号生成手段
と、前記制御信号の入力のたびに、二つの信号状態を交
互に切り替わると共に、互いの信号の状態が異なる第一
信号及び第二信号を出力するフリップフロップ回路と、
前記第一アドレス信号及び第一信号、または前記第二ア
ドレス信号及び前記第二信号の一方の組を選択して前記
メモリ回路に出力する選択回路と、この選択回路の出力
選択の切替と、前記メモリ回路のデータ読出しと、前記
カウント動作とを前記プロセッサ回路に従って制御する
タイミング発生回路とを備えることを特徴とする。

【００１２】

【実施例】次に、本発明の一実施例について説明する。
この図１は本発明の一実施例のブロック構成図であっ
て、従来例と同一物には、同一符号を付す。また、図２
には、この図１による本発明の実施例の動作タイミング
を示す。

【００１３】この図１において、プロセッサ回路１のデ
ータ入出力端子と、メモリ回路５のデータ入出力端子
と、パラレルシリアル変換回路６のデータ入力端子と
は、複数の信号線によって構成されたデータバス信号線
で各々接続されている。プロセッサ回路１は、出力信号
であるアドレス信号２０１と書込信号２０３とをメモリ
回路５に入力するように接続されている。また、このプ
ロセッサ回路１は、タイミング発生回路２とフリップフ
ロップ回路７とに送信指示出力信号２０４を出力するよ
うに接続され、さらにアドレス信号２０１を選択回路４
に出力する様に接続されている。この選択回路４は、フ
リップフロップ回路７と、その回路７から出力されるア
ドレス信号１０１及びアドレス信号１０５が入力される
ように接続されていると共に、カウンタ回路３と、アド
レス信号２０５が入力されるようにも接続されている。
さらに、選択回路４は、タイミング発生回路２から接続
入力される選択信号２０８によって、上記各アドレス信
号の何れかを選択し、切替てメモリ回路５に出力するよ
うに、メモリ回路５と接続されている。タイミング発生
回路２から出力される読出信号２０６は、メモリ回路５
と接続されており、同じくタイミング発生回路２から出
力されるクロック信号２０９はカウンタ回路３に、変換
信号２１０はパラレルシリアル変換回路６に、各々接続
入力されている。そして、パラレルシリアル変換回路６
からは、パラレルデータから変換したシリアルデータ２
０７を外部へ出力している。

【００１４】以上の構成において、以下その動作につい
て説明する。プロセッサ回路１は、メモリ回路５にデー
タを書き込む際、選択回路４にアドレス信号２０１を、
メモリ回路５にデータ信号２０２と書込信号２０３とを
それぞれ出力する。この時、入力される選択信号２０８
によって、選択回路４は、上記プロセッサ回路１から入
力されるアドレス信号２０１と、フリップフロップ回路
７から入力されるアドレス信号１０１とを選択して、そ
のままメモリ回路５に出力する。これによって、メモリ
回路５には、プロセッサ回路１から出力されたデータ
が、上記アドレス信号１０１，２０１で指定されるアド
レスに書き込まれる。なお、上記アドレス信号１０１
は、メモリ回路５へ与えるアドレス信号の最上位ビット
を構成している。

【００１５】このデータ書込みの後、プロセッサ回路１
は、タイミング発生回路２に対して送信指示出力信号２
０４を出力する。この送信指示出力信号２０４は、フリ
ップフロップ回路７のクロック入力端子に入力され、こ
のフリップフロップ回路７の出力を、ハイレベル信号と
ローレベル信号とを交互に切替させる。つまり、プロセ
ッサ回路１がメモリ回路５にデータを書き込むときは、
アドレス信号１０１は例えば“０”であり、書込みが完
了して、送信指示出力信号２０４が入力されると逆に、
“１”に切替わることになる。これによって、プロセッ
サ回路１から送信指示出力信号２０４が出力されるたび
に、メモリ回路５に入力されるアドレスの上位ビットは
“０”と“１”と切替わるので、メモリ回路５の連続し
たメモリ領域は上下二つにの領域に分割され、この分割
した領域それぞれに、プロセッサ回路１からデータが交
互に書き込まれることになる。

【００１６】また、上記送信指示出力信号２０４がタイ
ミング発生回路２に入力されると、タイミング発生回路
２は選択信号２０８を切り替える。これによって、選択
回路４はメモリ回路５への出力を、アドレス信号２０
１，１０１の組から、カウンタ回路３等から入力される
アドレス信号２０５とアドレス信号１０５とに切替え
る。さらに、タイミング発生回路２はメモリ回路５に読
出信号２０６を出力して、上記プロセッサ回路１によっ
て書き込まれたデータを読み出し、パラレルシリアル変
換回路６に入力させる。なお、フリップフロップ回路７
から出力される、上記アドレス信号１０５は、アドレス
信号１０１とは論理反転した信号である。メモリ回路５
から読み出されたデータはパラレルシリアル変換回路６
においてパラレルデータからシリアルデータ２０７に変
換信号２１０によって順次変換され外部へと送信され
る。

【００１７】この様に、プロセッサ回路１が出力するパ
ラレルデータをシリアルデータに変換して送信する方法
として、一つのメモリ回路５に入力するアドレス信号の
上位ビットを切替えることによって、メモリ領域を二つ
の領域に分割し、さらにこの分割したメモリ領域の一方
にプロセッサ回路１がデータを書込み、残りのメモリ領
域からデータを読出してパラレル／シリアル変換するよ
うにしたので、一つのメモリでパラレルデータのシリア
ル変換を行うことができる。

【００１８】なお、上記カウンタ回路３の生成するアド
レス信号２０５を次の様な手段で生成してもよい。プロ
セッサ回路１がメモリ回路５にデータを書き込む際に出
力するアドレス信号２０１をラッチ回路で保持し、その
保持したアドレス信号からアドレス信号２０５を演算し
て求め、メモリ回路５からデータを読み出す際に、その
演算して求めたアドレス信号をメモリ回路５に入力する
ようにしてもよい。つまり、フリップフロップ回路７、
選択回路４及びカウンタ回路３の代わりに、データラッ
チ回路を含む演算回路によって構成したアドレス信号生
成手段によって、メモリ回路５に入力するアドレス信号
を生成させたものであってもよい。

【００１９】

【発明の効果】以上説明したように、本発明のシリアル
データ送信回路は、ただ一つのメモリ回路を有し、しか
も、このメモリ回路へ入力するアドレス信号の最上位ビ
ットを、プロセッサ回路からのデータ書込みのたびにフ
リップフロップ回路によって切替える。これによって、
メモリの記憶領域を上下二つに分割すると共に、その分
割したメモリ領域それぞれにデータを交互に連続して書
き込むと共に、データを読み出す場合にも、分割したメ
モリ領域を交互に切り替えてデータを読み出すので、連
続してパラレルデータをシリアルデータに変換して送信
することができる。しかも、従来のような二つのメモリ
回路間でデータを転送する必要がなく、そのデータ転送
を制御する回路を省略することで、シリアルデータ送信
回路全体の回路構成を簡略化することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に関するものであり、その構
成を示すブロック回路図である。

【図２】実施例の動作タイミング図である。

【図３】従来例のブロック回路図である。

【図４】従来例の動作タイミング図である。

【符号の説明】

１ プロセッサ回路 ２ タイミング発生回路 ３ カウンタ回路 ４ 選択回路 ５ メモリ回路 ６ パラレルシリアル変換回路 ７ フリップフロップ回路 １０１，２０１，１０５，２０５ アドレス信号 ２０３ 書込信号 ２０４ 送信指示出力信号 ２０６ 読出信号 ２０７ シリアルデータ ２０８ 選択信号 ２０９ クロック信号 ２１０ 変換信号 ４０１，４０５ アドレス信号 ４０２ データ信号 ４０３ 書込信号 ４０４ 送信指示信号 ４０６ 信号 ４０８ 読出信号 ４０９ シリアルデータ ４１０ 選択信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】各制御信号，第一アドレス信号及びデータ
   信号を出力するプロセッサ回路と、パラレルデータをシ
   リアルデータに変換して送信するパラレルシリアル変換
   回路とを備えるシリアルデータ送信回路において、 前記プロセッサ回路によって前記データ信号を記憶させ
   られ、記憶したパラレルデータを前記パラレルシリアル
   変換回路に出力するメモリ回路と、 第二アドレス信号をカウント動作によって生成するカウ
   ンタ回路と、 前記制御信号の入力のたびに、二つの信号状態を交互に
   切り替わると共に、互いの信号の状態が異なる第一信号
   及び第二信号を出力するフリップフロップ回路と、 前記第一アドレス信号及び第一信号、または前記第二ア
   ドレス信号及び前記第二信号の一方の組を選択して前記
   メモリ回路に出力する選択回路と、 この選択回路の出力選択の切替と、前記メモリ回路のデ
   ータ読出しと、前記カウント動作とを、前記プロセッサ
   回路に従って制御するタイミング発生回路とを備えるこ
   とを特徴とするシリアルデータ送信回路。
2. 【請求項２】各制御信号，第一アドレス信号及びデータ
   信号を出力するプロセッサ回路と、パラレルデータをシ
   リアルデータに変換して送信するパラレルシリアル変換
   回路とを備えるシリアルデータ送信回路において、 前記プロセッサ回路によって前記データ信号を記憶させ
   られ、記憶したパラレルデータを前記パラレルシリアル
   変換回路に出力するメモリ回路と、 このメモリ回路にデータを書き込む際に、前記プロセッ
   サ回路が出力する第一アドレス信号を保持し、この第一
   アドレス信号から演算して第二アドレス信号を生成する
   アドレス信号生成手段と、 前記制御信号の入力のたびに、二つの信号状態を交互に
   切り替わると共に、互いの信号の状態が異なる第一信号
   及び第二信号を出力するフリップフロップ回路と、 前記第一アドレス信号及び第一信号、または前記第二ア
   ドレス信号及び前記第二信号の一方の組を選択して前記
   メモリ回路に出力する選択回路と、 この選択回路の出力選択の切替と、前記メモリ回路のデ
   ータ読出しと、前記カウント動作とを前記プロセッサ回
   路に従って制御するタイミング発生回路とを備えること
   を特徴とするシリアルデータ送信回路。