KR100324317B1 - 시리얼 프로그램 제어회로 - Google Patents

시리얼 프로그램 제어회로 Download PDF

Info

Publication number
KR100324317B1
KR100324317B1 KR1019990011434A KR19990011434A KR100324317B1 KR 100324317 B1 KR100324317 B1 KR 100324317B1 KR 1019990011434 A KR1019990011434 A KR 1019990011434A KR 19990011434 A KR19990011434 A KR 19990011434A KR 100324317 B1 KR100324317 B1 KR 100324317B1
Authority
KR
South Korea
Prior art keywords
serial
output
address
signal
data
Prior art date
Application number
KR1019990011434A
Other languages
English (en)
Other versions
KR20000065308A (ko
Inventor
이상윤
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019990011434A priority Critical patent/KR100324317B1/ko
Publication of KR20000065308A publication Critical patent/KR20000065308A/ko
Application granted granted Critical
Publication of KR100324317B1 publication Critical patent/KR100324317B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
    • G06F9/261—Microinstruction address formation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Programmable Controllers (AREA)

Abstract

본 발명은 시리얼 프로그램 제어회로에 관한 것으로, 종래에는 데이터 입출력 및 어드레스입력을 위한 데이터핀이 부족한 문제점이 있었다. 따라서, 본 발명은 클럭신호와 제어신호를 디코딩하여 각각 독립적으로 동작하는 모드들의 인에이블신호를 활성화하는 시리얼프로그램제어신호발생부와; 상기 시리얼프로그램제어신호발생부에서 출력되는 시리얼데이터입력인에이블신호및 시리얼데이터출력인에이블신호에 의해 활성화되고, 출력검출신호에 의해 시리얼데이터의 입출력을 제어하는 시리얼포트제어부와; 클럭신호를 입력받아, 상기 시리얼프로그램제어신호발생부에서 출력되는 프로그램모드인에이블신호에 의해, 시리얼입출력데이터를 활성화시키기 위한 시리얼 클럭신호의 극성 및 에지를 선택하는 극성 및 에지선택부와; 시리얼데이터입출력인에이블신호와 시프트레지스터동작인에이블신호가 활성화되면, 상기 극성 및 에지선택부에서 출력되는 시리얼 클럭신호에 동기되어, 상하위어드레스검출시 각각의 스텝에서 입력된 데이터를 패러럴하게 로딩하는 클럭동기형시프트레지스터와; 시리얼데이터출력인에이블신호에 의해 송신모드가 되면, 상기 클럭동기형시프트레지스터로부터 출력되는 데이터의 상승에지를 검출하여 그에 따른 출력검출신호를 출력하는 출력검출부와; 상기 클럭동기형시프트레지스터로부터 데이터를 패러럴하게 로딩받아 상위어드레스검출인에이블신호 또는 하위어드레스검출인에이블신호에 의해 상위어드레스 또는 하위어드레스를 검출하는 로더블바이너리카운터와; 상기 로더블바이너리카운터로부터 출력되는 상위어드레스 또는 하위어드레스를 선택하는 어드레스선택부와; 상기 클럭동기형시프트레지스터로부터 데이터를 입력받아 이를 상기 어드레스선택부에 의해 선택된 어드레스에 저장하는 프로그래머블롬으로구성함으로써 데이터 입출력 및 어드레스 입력에 필요한 핀들을 하나의 핀으로 해결할 수 있어 로우 핀 디바이스 구현에 용이하며, 또한 프로그램 및 조회시에 필요한 핀수를 적게 하여 클럭에 동기된 독립적인 동작모드를 제공함으로써 칩과 롬라이터간의 인터페이스를 간단히 하여 소프트 프로그램을 용이하게 제어할 수 있는 효과가 있다.

Description

시리얼 프로그램 제어회로{SERIAL PROGRAM CONTROL CIRCUIT}
본 발명은 시리얼 프로그램 제어회로에 관한 것으로, 특히 데이터 입출력 및 어드레스 입력을 하나의 시리얼 데이터를 통해 가능하게 함으로써 데이터 입출력에 필요한 데이터핀을 줄일 수 있도록 한 시리얼 프로그램 제어회로에 관한 것이다.
도1은 종래 시리얼 프로그램 제어회로에 대한 구성을 보인 블록도로서, 이에 도시된 바와같이 프로그래밍 파워가 액티브된 상태에서 제어 입력신호에 의해 필요한 인에이블신호(a,b,c,d)를 생성하는 프로그램제어부(10)와; 상기 프로그램제어부 (10)로부터 라이트 피롬인에이블신호(b)가 액티브될 때 유효어드레스와 데이터를 입력받아 프로그램을 수행하고, 리드 피롬 인에이블신호(c)가 액티브될 때 유효어드레스에 해당되는 데이터를 입출력포트를 통해 출력하는 프로그래머블롬(11)과; 상기 프로그래머블롬(11)이 프로그램모드일 때 입력모드로 전환되어 데이터가 입력되고, 조회모드일때 출력모드가 되어 데이터를 포트로 출력하는 데이터입출력제어부(12)와; 프로그램모드일 때 어드레스신호를 입력받아 그에 따른 유효 어드레스신호를 상기 프로그래머블롬(11)에 출력하는 어드레스제어부(13)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.
먼저, 프로그래밍 파워가 액티브된 상태에서 프로그램제어부(10)는 제어입력신호에 의해 프로그래밍에 필요한 다수의 인에이블신호(a,b,c,d)를 출력한다.
이때, 프로그래머블롬(11)은 상기 프로그램제어부(10)의 라이트피롬인에이블신호(b)를 입력받아 활성화되어 후술할 어드레스제어부(13)의 유효어드레스와 라이트피롬인에이블신호(b)에 의해 활성된 데이터입출력제어부(12)를 통해 데이터를 입력받아 프로그래밍동작을 수행하게 된다.
여기서, 상기 어드레스제어부(13)는 상기 프로그램제어부(10)의 프로그램모드인에이블신호(a)에 의해 활성화되어, 어드레스핀을 통해 어드레스를 입력받아 그에 따른 유효어드레스를 상기 프로그래머블롬(11)에 인가한다.
이후, 상기 프로그램제어부(10)의 리드피롬인에이블신호(c)가 활성화되면 상기 프로그래머블롬(11)은 상기 어드레스제어부(13)의 유효어드레스에 해당되는 데이터를 상기 프로그램제어부(10)의 리드피롬인에이블신호(c)에 의해 활성화된 데이터입출력제어부(12)를 통해 출력하게 된다.
즉, 상기 데이터입출력제어부(12)는 프로그램모드일 경우에는 입력모드가 되어 데이터가 입력되도록 제어하고, 조회모드일 때는 출력모드가 되어 프로그래머블롬 (12)에서 출력되는 데이터를 포트를 통해 출력한다.
이때, 프로그램제어부(10)는 멀티워드프로그램 인에이블신호(d)를 활성화함으로써 프로그램모드일때 유효데이터를 여러개의 워드에 프로그램한다.
그러나, 상기와 같이 동작하는 종래 장치는 데이터 입출력 및 어드레스입력을 위한 데이터핀이 부족한 문제점이 있었다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 데이터 입출력 및 어드레스입력을 하나의 시리얼 데이터를 통해 가능하게 함으로써 데이터 입출력에 필요한 데이터핀을 줄일 수 있도록 한 시리얼 프로그램 제어회로를 제공함에 그 목적이 있다.
도1은 종래 시리얼 프로그램 제어회로에 대한 구성을 보인 블록도.
도2는 본 발명 시리얼 프로그램 제어회로에 대한 구성을 보인 블록도.
도3은 도2에 있어서, 시리얼 프로그램 제어입력에 따른 동작모드를 보인도.
도4는 도2에 있어서의 각 부분의 타이밍도.
*****도면의 주요부분에 대한 부호의 설명*****
100:시리얼프로그램제어신호발생부 200:시리얼포트제어부
300:극성및 에지선택부 400:클럭동기형시프트레지스터
500:출력검출부 600:로더블바이너리카운터
601:상위어드레스검출부 602:하위어드레스검출부
700:어드레스선택부 800:프로그래머블롬
상기와 같은 목적을 달성하기 위한 본 발명은 클럭신호와 제어신호를 디코딩하여 각각 독립적으로 동작하는 모드들의 인에이블신호를 활성화하는 시리얼프로그램제어신호발생부와; 상기 시리얼프로그램제어신호발생부에서 출력되는 시리얼데이터입력인에이블신호및 시리얼데이터출력인에이블신호에 의해 활성화되고, 출력검출신호에 의해 시리얼데이터의 입출력을 제어하는 시리얼포트제어부와; 클럭신호를 입력받아, 상기 시리얼프로그램제어신호발생부에서 출력되는 프로그램모드인에이블신호에 의해, 시리얼입출력데이터를 활성화시키기 위한 시리얼 클럭신호의 극성 및 에지를 선택하는 극성 및 에지선택부와; 시리얼데이터입출력인에이블신호와 시프트레지스터동작인에이블신호가 활성화되면, 상기 극성 및 에지선택부에서 출력되는 시리얼 클럭신호에 동기되어, 상하위어드레스검출시 각각의 스텝에서 입력된 데이터를 패러럴하게 로딩하는 클럭동기형시프트레지스터와; 시리얼데이터출력인에이블신호에 의해 송신모드가 되면, 상기 클럭동기형시프트레지스터로부터 출력되는 데이터의 상승에지를 검출하여 그에 따른 출력검출신호를 출력하는 출력검출부와; 상기 클럭동기형시프트레지스터로부터 데이터를 패러럴하게 로딩받아 상위어드레스검출인에이블신호 또는 하위어드레스검출인에이블신호에 의해 상위어드레스 또는 하위어드레스를 검출하는 로더블바이너리카운터와; 상기 로더블바이너리카운터로부터 출력되는 상위어드레스 또는 하위어드레스를 선택하는 어드레스선택부와; 상기 클럭동기형시프트레지스터로부터 데이터를 입력받아 이를 상기 어드레스선택부에 의해 선택된 어드레스에 저장하는 프로그래머블롬으로 구성한 것을 특징으로 한다.
이하, 본 발명에 의한 시리얼 프로그램 제어회로에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.
도2는 본 발명 시리얼 프로그램 제어회로에 대한 구성을 보인 블록도로서, 이에 도시한 바와같이 클럭신호와 제어신호를 디코딩하여 각각 독립적으로 동작하는 모드들의 인에이블신호(ㄱ~ㅊ)를 활성화하는 시리얼프로그램제어신호발생부(100)와; 상기 시리얼프로그램제어신호발생부(100)의 시리얼데이터입력인에이블신호(ㅅ)및 시리얼데이터출력인에이블신호(ㄹ)에 의해 활성화되고, 출력검출부(500)의 출력검출신호에 의해 시리얼포트의 입출력을 제어하는 시리얼포트제어부(200)와; 클럭신호를 입력받아, 상기 시리얼프로그램제어신호발생부(100)에서 출력되는 프로그램모드인에이블신호(ㄱ)에 의해, 시리얼입출력데이터를 활성화시키기 위한 시리얼 클럭신호의 극성 및 에지를 선택하는 극성 및 에지선택부(300)와; 시리얼데이터입출력인에이블신호(ㄹ,ㅅ)와 시프트레지스터동작인에이블신호(ㅈ)가 활성화되면, 상기 극성 및 에지선택부(300)에서 출력되는 시리얼 클럭신호에 의해 동기되어, 상하위어드레스검출시에는 각각의 스텝에서 입력된 데이터를 패러럴하게 로딩하는 동작을 수행하는 클럭동기형시프트레지스터(400)와; 시리얼데이터출력인에이블신호(ㄹ)에 의해 송신모드가 되면, 상기 클럭동기형시프트레지스터(400)로부터 출력되는 데이터의 상승에지를 검출하여 그에 따른 검출신호를 상기 시리얼포트제어부(200)로 출력하는 출력검출부(500)와; 상기 클럭동기형시프트레지스터 (400)로부터 데이터를 패러럴하게 로딩받아 상위어드레스검출인에이블신호(ㄴ) 또는 하위어드레스검출인에이블신호(ㄷ)에 의해 상위어드레스 또는 하위어드레스를 검출하는 로더블바이너리카운터(600)와; 상기 로더블바이너리카운터(600)로부터 출력되는 상위어드레스 또는 하위어드레스를 선택하는 어드레스선택부(700)와; 상기 클럭동기형시프트레지스터(400)로부터 데이터를 입력받아 이를 상기 어드레스선택부에 의해 선택된 어드레스에 저장하는 프로그래머블롬(800)으로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.
먼저, 프로그래밍 파워가 인가되면 시리얼프로그램제어신호발생부(100)는 클럭신호와 제어신호를 디코딩하여 도3과 같이 프로그램과 조회에 필요한 기본 동작모드를 활성화시킨다.
이때, 시리얼포트제어부(200)는 상기 시리얼프로그램제어신호발생부(100)의 시리얼데이터입력인에이블신호(ㅅ)에 의해 활성화되어 시리얼데이터를 입력받아 이를 클럭동기형시프트레지스터(400)에 전송한다.
또한, 극성및 에지선택부(300)는 상기 시리얼프로그램제어신호발생부(100)의 프로그램모드인에이블신호(ㄱ)가 활성화되면 클럭신호를 입력받아 시리얼입출력데이터의 극성상태를 선택하는데, 즉 시리얼입출력데이터의 에지와 래치및 액티브 레벨상태를 결정한다.
여기서, 도4를 참조하면 시리얼데이터입력인에이블신호(ㅅ)와 리드피롬인에이블신호(ㅂ)및 어드레스증가신호(ㅊ)는 하강에지에서 래치 및 활성화되고, 시리얼데이터출력인에이블신호(ㄹ)는 상승에지에서, 피롬로드인에이블신호(ㅁ)는 하이레벨에서 액티브된다.
따라서, 상기 클럭동기형시프트레지스터(400)는 시리얼데이터입출력인에이블신호(ㄹ,ㅅ)와 시프트레지스터동작인에이블신호(ㅈ)가 활성화되면 상기 극성및 에지선택부(300)의 출력신호에 의해 동기되어 동작하는데, 즉 상하위어드레스검출인에이블신호(ㄴ,ㄷ)가 활성화되면, 각각의 스텝에서 입력된 데이터를 패러럴하게 로딩하는 동작을 수행한다.
여기서, 송신모드일 경우, 출력검출부(500)는 상기 클럭동기형시프트레지스터(400)로부터 출력되는 클럭신호의 상승에지를 검출하여 그에 따른 검출신호를 상기 시리얼포트제어부(200)에 인가함으로써 이전 데이터를 래치시킨다.
이후, 로더블바이너리카운터(600)의 상위어드레스검출부(601)와 하위어드레스검출부(602)는 각기 상기 클럭동기형시프트레지스터(400)로부터 데이터를 패러럴하게 로딩받아 상위어드레스검출인에이블신호(ㄴ) 및 하위어드레스검출인에이블신호(ㄷ)에 의해 상위어드레스 및 하위어드레스를 검출하여 어드레스선택부(700)에 전송하고, 이에 의해 어드레스선택부(700)는 해당되는 어드레스를 선택하여 프로그래머블롬(800)에 데이터를 프로그램한다.
이때, 상기 로더블바이너리카운터(600)는 검출된 어드레스가 인크리먼트 어드레스조건이 되면 동작되어 어드레스를 증가시키고, 만약 블랭크상태로 둘 연속적인 어드레스공간이 필요하면 상하위어드레스 검출스텝에서 유효어드레스를 결정하는 것이 시간상 득이된다.
여기서, 상기 상위어드레스검출부(601)의 클럭단에는 시리얼클럭신호(ㅍ)와 시리얼데이터출력인에이블신호(ㄹ)가 앤드연산된 신호가 인가된다.
이상에서 상세히 설명한 바와같이 본 발명은 데이터 입출력 및 어드레스 입력에 필요한 핀들을 하나의 핀으로 해결할 수 있어 로우 핀 디바이스 구현에 용이하며, 또한 프로그램 및 조회시에 필요한 핀수를 적게 하여 클럭에 동기된 독립적인 동작모드를 제공함으로써 칩과 롬라이터간의 인터페이스를 간단히 하여 소프트 프로그램을 용이하게 제어할 수 있는 효과가 있다.

Claims (3)

  1. 클럭신호와 제어신호를 디코딩하여 각각 독립적으로 동작하는 모드들의 인에이블신호를 활성화하는 시리얼프로그램제어신호발생부와; 상기 시리얼프로그램제어신호발생부에서 출력되는 시리얼데이터입력인에이블신호및 시리얼데이터출력인에이블신호에 의해 활성화되고, 출력검출신호에 의해 시리얼데이터의 입출력을 제어하는 시리얼포트제어부와; 클럭신호를 입력받아, 상기 시리얼프로그램제어신호발생부에서 출력되는 프로그램모드인에이블신호에 의해, 시리얼입출력데이터를 활성화시키기 위한 시리얼 클럭신호의 극성 및 에지를 선택하는 극성 및 에지선택부와; 시리얼데이터입출력인에이블신호와 시프트레지스터동작인에이블신호가 활성화되면, 상기 극성 및 에지선택부에서 출력되는 시리얼 클럭신호에 동기되어, 상하위어드레스검출시 각각의 스텝에서 입력된 데이터를 패러럴하게 로딩하는 클럭동기형시프트레지스터와; 시리얼데이터출력인에이블신호에 의해 송신모드가 되면, 상기 클럭동기형시프트레지스터로부터 출력되는 데이터의 상승에지를 검출하여 그에 따른 출력검출신호를 출력하는 출력검출부와; 상기 클럭동기형시프트레지스터로부터 데이터를 패러럴하게 로딩받아 상위어드레스검출인에이블신호 또는 하위어드레스검출인에이블신호에 의해 상위어드레스 또는 하위어드레스를 검출하는 로더블바이너리카운터와; 상기 로더블바이너리카운터로부터 출력되는 상위어드레스 또는 하위어드레스를 선택하는 어드레스선택부와; 상기 클럭동기형시프트레지스터로부터 데이터를 입력받아 이를 상기 어드레스선택부에 의해 선택된 어드레스에 저장하는 프로그래머블롬으로 구성한 것을 특징으로 하는 시리얼 프로그램 제어회로.
  2. 제1 항에 있어서, 로더블바이너리카운터는 데이터를 패러럴하게 입력받아 상위어드레스검출인에이블신호에 의해 상위어드레스를 검출하는 상위어드레스검출부와, 데이터를 패러럴하게 입력받아 하위어드레스인에이블신호에 의해 하위어드레스를 검출하는 하위어드레스검출부로 구성한 것을 특징으로 하는 시리얼 프로그램 제어회로.
  3. 제2 항에 있어서, 상위어드레스검출부는 시리얼클럭신호와 시리얼데이터출력인에이블신호가 앤드연산된 신호를 클럭단에 인가받는 것을 특징으로 하는 시리얼 프로그램 제어회로.
KR1019990011434A 1999-04-01 1999-04-01 시리얼 프로그램 제어회로 KR100324317B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990011434A KR100324317B1 (ko) 1999-04-01 1999-04-01 시리얼 프로그램 제어회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990011434A KR100324317B1 (ko) 1999-04-01 1999-04-01 시리얼 프로그램 제어회로

Publications (2)

Publication Number Publication Date
KR20000065308A KR20000065308A (ko) 2000-11-15
KR100324317B1 true KR100324317B1 (ko) 2002-02-16

Family

ID=19578531

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990011434A KR100324317B1 (ko) 1999-04-01 1999-04-01 시리얼 프로그램 제어회로

Country Status (1)

Country Link
KR (1) KR100324317B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910012906A (ko) * 1989-12-13 1991-08-08 송세창 프로그래머블 콘트롤러의 연산처리장치
JPH064436A (ja) * 1992-06-18 1994-01-14 Nec Corp シリアルデータ送信回路
JPH08129487A (ja) * 1994-10-31 1996-05-21 Ando Electric Co Ltd プログラムシーケンス制御回路
KR970002604A (ko) * 1995-06-12 1997-01-28 김광호 프로그래머블 직렬 입출력회로
KR19990018193A (ko) * 1997-08-26 1999-03-15 윤종용 오티피용 직렬 인터페이스 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910012906A (ko) * 1989-12-13 1991-08-08 송세창 프로그래머블 콘트롤러의 연산처리장치
JPH064436A (ja) * 1992-06-18 1994-01-14 Nec Corp シリアルデータ送信回路
JPH08129487A (ja) * 1994-10-31 1996-05-21 Ando Electric Co Ltd プログラムシーケンス制御回路
KR970002604A (ko) * 1995-06-12 1997-01-28 김광호 프로그래머블 직렬 입출력회로
KR19990018193A (ko) * 1997-08-26 1999-03-15 윤종용 오티피용 직렬 인터페이스 장치

Also Published As

Publication number Publication date
KR20000065308A (ko) 2000-11-15

Similar Documents

Publication Publication Date Title
CN100524114C (zh) 具有快速输入/输出功能的控制设备及其控制数据的控制方法
JP4699927B2 (ja) 入出力共用端子制御回路
JP2000149600A5 (ko)
JP2001035195A (ja) 半導体記憶装置
JPH0342732A (ja) 半導体集積回路
EP0587445B1 (en) Semiconductor integrated circuit and IC card using the same
US7526697B2 (en) Memory test circuit and method
KR100324317B1 (ko) 시리얼 프로그램 제어회로
WO2003005046A3 (en) Apparatus with a test interface
US7652503B2 (en) Semiconductor device
EP1920346A2 (en) Microcontroller waveform generation
US6611462B2 (en) Semiconductor integrated circuit
CN111797583A (zh) 引脚复用装置以及控制引脚复用装置的方法
US20100274996A1 (en) Micro-processor
KR930020458A (ko) 파이프라인 동작형 메모리 시스템
KR970002377B1 (ko) 포터블 피시(pc)의 마우스 선택 제어장치
KR100290280B1 (ko) 프로그램 가능한 플래시 메모리를 내장하는 마이크로콘트롤러
US8120418B2 (en) Large-scale integrated circuit
JP2897774B2 (ja) 出力セレクト回路
US20020007263A1 (en) Apparatus for supporting microprocessor development system
KR100546319B1 (ko) 반도체 메모리 장치의 입출력 데이터 파이프라인회로 및상기 반도체 메모리 장치
KR100277458B1 (ko) 피엘씨 시스템 제어장치 및 제어방법
JP4206005B2 (ja) 不揮発性半導体記憶装置
KR20050041074A (ko) 반도체 기억 소자에서의 펄스 폭 조절 회로 및 방법
JPS6031641A (ja) ワンチツプマイクロコンピユ−タ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041230

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee