JPH08129487A - プログラムシーケンス制御回路 - Google Patents

プログラムシーケンス制御回路

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JPH08129487A
JPH08129487A JP6290421A JP29042194A JPH08129487A JP H08129487 A JPH08129487 A JP H08129487A JP 6290421 A JP6290421 A JP 6290421A JP 29042194 A JP29042194 A JP 29042194A JP H08129487 A JPH08129487 A JP H08129487A
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JP
Japan
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address
circuit
memory
program
control
Prior art date
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JP6290421A
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English (en)
Inventor
Hiromoto Takeshita
博基 竹下
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Ando Electric Co Ltd
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Ando Electric Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 メモリによる動作の高速化の制限をなくし
て、回路の高速化や簡易化が図れるプログラムシーケン
ス制御回路を提供する。 【構成】 プログラム命令をストアするコントロールメ
モリ2と、その実行アドレスを発生するプログラムカウ
ンタ1、次サイクルに実行するアドレスを選択する次ア
ドレス選択回路3を持つプログラムシーケンス制御回路
において、サブルーチンジャンプ時に、戻りアドレス
(次命令アドレス4A)をストアするシフトレジスタ5
を設け、その右シフト/左シフトの制御信号をコントロ
ールメモリ2から発生する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、メモリIC等を試験
するICテスタのテストパターン発生回路のプログラム
シーケンス制御回路についてのものである。
【0002】
【従来の技術】メモリICを測定するために使用される
ICテスタは、測定の際に使用する所定のテストパター
ン(スキャン、マーチ、ギャロップ等)を発生するため
のパターン発生回路を備えている。このパターン発生回
路は、一般に、アルゴリズミックパターンジェネレーシ
ョン回路(以下、ALPGという。)を用い、この回路
においてある種の演算アルゴリズムにしたがったパター
ン発生用プログラム(以下、マイクロプログラムとい
う。)を用いてテストパターンを発生させている。
【0003】一方、テストパターンを発生させるコマン
ド命令の1つとして、割り込みルーチンを含むサブルー
チン命令がある。サブルーチン命令は、一般にメインル
ーチンからサブルーチンを呼び出すCALL命令と、サ
ブルーチンからメインルーチンへ戻るRETURN命令
があり、これらは必ず一対で使用される。また、サブル
ーチンの中から、さらに別のサブルーチンをCALLす
る場合がある。この動作は通常はネスティングと呼ば
れ、またネスティングの段数はスタックメモリの容量で
決まる。
【0004】次に、従来技術によるALPGのプログラ
ムシーケンス制御回路の構成を図4に示す。図4で、従
来のプログラムシーケンス制御回路は、マイクロプログ
ラムの実行アドレス(番地)を示すプログラムカウンタ
1、マイクロプログラムをストアするコントロールメモ
リ2、プログラムカウンタ1に対して次サイクルに実行
するマイクロプログラムアドレス(番地)を選択する次
アドレス選択回路3、マイクロプログラムの実行アドレ
スを自動でインクリメントする+1加算器4、サブルー
チン命令等で使われるスタック回路部25から構成され
る。
【0005】コントロールメモリ2は、出力端子A〜D
よりジャンプ先アドレス2AとPOP制御信号2BとP
USH制御信号2Cと次アドレス選択回路3の制御信号
2Dを出力する。なお、POP制御信号2BとPUSH
制御信号2Cについては後述する。
【0006】スタック回路部25は、スタックメモリ2
0、ライトイネーブルパルス用の微分回路21、スタッ
クポインタ用のアップダウンカウンタ(以下、U/Dカ
ウンタという。)22、フリップフロップ(以下、FF
という。)23・24を備えて構成される。スタックメ
モリ20は、CALL命令の次命令アドレス(戻りアド
レス)をストアする。U/Dカウンタ22は、スタック
メモリ20に対し、戻りアドレスをストアするアドレス
を発生する。FF23・24は、PUSH制御信号2C
および次命令アドレス信号4Aを1段シフトして、スタ
ックメモリ20のアドレス信号22A(U/Dカウンタ
22の出力)と同期をとる。微分回路21は、CALL
命令時に、次命令アドレス(戻りアドレス)をスタック
メモリ20に書き込むためのライトイネーブル用パルス
を、1段シフトされたPUSH制御信号2Cから作成す
る。
【0007】次アドレス選択回路3は、+1加算回路4
の出力をA入力とし、またコントロールメモリ2からの
ジャンプ先アドレス2AをB入力とし、さらにスタック
回路部25のメモリ20の出力をC入力として、コント
ロールメモリ2の制御信号2Dに応じていづれかの入力
を選択して出力する。
【0008】次に、図4の回路におけるプログラムの実
行順序の制御、すなわちシーケンス制御の動作を説明す
る。通常、プログラムはアドレスの下位から上位へと順
次進んでいく。この場合、次アドレス選択回路3は、+
1加算器出力4Aを選択し、またプログラムの実行の流
れを変えるジャンプ命令時にはジャンプ先アドレス2A
を選択する。
【0009】一方、サブルーチン命令の時は、次アドレ
ス選択回路3の選択は以下の2通りに分かれる。まず、
メインルーチンからサブルーチンへ行くCALL命令の
場合はPUSH制御を行う。すなわち、次アドレス選択
回路3はサブルーチンプログラムの記述してあるジャン
プ先のアドレスとして、コントロールメモリ2からのジ
ャンプ先アドレス2Aを選択する。同時に、スタック回
路部25のU/Dカウンタ22にコントロールメモリ2
からのPUSH制御信号2Cを入力してスタックポイン
タを1つ下げ、マイクロプログラムの1行下のライン、
すなわちプログラムカウンタ1の次アドレスとして+1
加算器出力4Aをサブルーチンからの戻りアドレスとし
てスタックメモリ20にスタックする。また、サブルー
チン先から、メインルーチンへ戻るRETURN命令の
場合はPOP制御を行う。すなわち、次アドレス選択回
路3は戻りアドレスとしてスタック回路部25からの戻
りアドレス20Aを選択し、スタックポインタを1つ上
げる。
【0010】このようにして、POP制御・PUSH制
御等のスタック制御は、コントロールメモリ2の出力2
B・2Cによって制御される。
【0011】次に、スタック回路部25の動作を図5を
用いて説明する。ここで、図5(a)はU/Dカウンタ
22およびFF23・24が駆動するプログラムカウン
タと同期した同一のシステムクロック1Bの波形図であ
る。また、図5(b)はマイクロプログラムの例であ
り、(c)はPUSH制御信号の波形図、(d)はPO
P制御信号の波形図である。そして、図5(b)のCA
LL命令およびRETURN命令により、それぞれ図5
(c)、(d)に示すようにPUSH制御信号/POP
制御信号が発生する。
【0012】図5(e)はプログラムカウンタ1Aの出
力波形であり、(f)は次命令アドレス4Aの出力波形
である。図5(e)はプログラムの実行アドレスを示し
たものであり、図5(c)、(d)の信号により、(R
+1)番地でCALL命令が実行され、飛び先(M)番
地に飛ぶ。また、(M+1)番地で再びCALL命令が
実行され、飛び先(N)番地に飛ぶ。更に、(N+1)
で1回目のRETURN命令が実行され、戻り番地(M
+2)に戻る。
【0013】図5(g)は、FF23によって1段シフ
トされたPUSH制御信号の波形図、図5(h)は図5
(g)の信号を微分回路21で微分して作成するライト
イネーブルパルスの波形図である。図5(i)はFF2
4で1段シフトされた図5(f)の次命令アドレスであ
り、メモリ20に順次書き込みストアしていく。図5
(j)はスタックメモリ20に対するU/Dカウンタ2
2の書き込みアドレスであり、PUSH制御信号2Cに
よって、1段カウントアップされたアドレスである。図
5(k)はスタックメモリ20の出力波形である。
【0014】また、RETURN命令の場合は、逆にP
OP制御信号2Bによって、サブルーチン先から戻りア
ドレスに戻ると同時に、1段カウントダウンされ、前に
スタックされた戻りアドレスを出力する。
【0015】
【発明が解決しようとする課題】ところが、従来のプロ
グラムシーケンス制御回路では、サブルーチン等のスタ
ック制御を必要とする命令を実施するために、スタック
回路部に汎用のメモリを使用する必要があった。そのた
め、回路におけるシーケンス制御の速度がメモリのサイ
クルタイムに依存し、動作周波数が制限される結果、プ
ログラムシーケンス回路における動作の高速化が制限さ
れるという問題がある。
【0016】この発明は、メモリのサイクルタイムによ
る動作の高速化の制限をなくし、回路の高速化や簡易化
を図ることができるプログラムシーケンス制御回路を提
供することを目的とする。
【0017】
【課題を解決するための手段】この目的を達成するため
に、この発明は、プログラム命令をストアするコントロ
ールメモリと、前記プログラム命令の実行アドレスを発
生するプログラムカウンタと、次サイクルの実行アドレ
スを選択する次アドレス選択回路とを備えたプログラム
シーケンス制御回路において、サブルーチンジャンプ時
にその戻りアドレスをストアするシフトレジスタを設
け、前記コントロールメモリにより前記シフトレジスタ
の右シフト/左シフトの制御信号を発生する。
【0018】
【作用】この発明では、次命令アドレスをスタックメモ
リにストアする代わりにシフトレジスタに取り込み、レ
ジスタから戻りアドレスとして出力する。またコントロ
ールメモリはシフトレジスタの右シフト/左シフトの制
御信号を発生する。そしてこの構成とすれば、プログラ
ムシーケンス制御回路を構成するスタック回路部にメモ
リを設ける必要がなくなる。このためメモリのサイクル
タイムによる高速化の制限がなくなり、またメモリの周
辺制御回路がなくなって、回路が簡素化する。
【0019】
【実施例】次に、この発明によるプログラムシーケンス
制御回路の実施例の構成を図1に示す。図1で、スタッ
ク制御部を構成する双方向シフトレジスタ5は、戻りア
ドレスをストアする。またコントロールメモリ2は、双
方向シフトレジスタ5の制御信号としてPUSH(右シ
フト)/POP(左シフト)制御信号を出力する。その
他の構成は図4の回路と同じである。
【0020】双方向シフトレジスタ5は、PUSH制御
2Cを受けると、次命令アドレス4Aを順次内部レジス
タに取り込んでいく(右シフト動作)。また、POP制
御信号2Bを受けると、逆方向にシフトさせ、内部レジ
スタに取り込んだ戻りアドレスを入力順序とは逆に最後
に入力したものから順に出力していく(左シフト動
作)。
【0021】この双方向シフト動作によって、従来のス
タックメモリのように、スタックポインタ(アドレス)
を指定する必要がなくなる結果、従来の回路におけるア
ップダウンカウンタ等の周辺回路が必要でなくなる。
【0022】次に、図1の実施例においてスタック制御
部となる双方向シフトレジスタ5の構成を図2に示す。
図2の構成は、4レベルのスタック回路を構成するシフ
トレジスタである。双方向シフトレジスタ5は、内部レ
ジスタ10〜13並びに選択回路14〜17を用いて構
成される。
【0023】内部レジスタ10〜13は、戻りアドレス
をストアするためのものである。また選択回路14〜1
7は、内部レジスタ10〜13の各入力信号を選択する
ものであり、選択端子S0・S1の値によって実施例の
双方向シフトレジスタ5のシフト方向が選択される。こ
こで、選択内容としては、端子S0・S1の組合せによ
って、右シフト/左シフト/ホールドの3種類が選択さ
れる。
【0024】内部レジスタ10〜13のうち、内部レジ
スタ10は最上位となり、次命令アドレス信号4Aの入
力端となり、戻りアドレス信号5Aの出力端となる。そ
してこの内部レジスタ10の下に、内部レジスタ11,
12,13の順で順次シフトしていく。
【0025】次に、図2に示した双方向シフトレジスタ
5を使用した場合における図1の実施例のプログラムシ
ーケンス制御回路の動作を、図3のタイムチャートを参
照して説明する。
【0026】ここで、図3(a)は双方向シフトレジス
タ5のクロック端子に入力するシステムクロック1Bの
波形図で、図2の内部レジスタ10〜13はシステムク
ロック1Bに同期して動作する。
【0027】図3(b)はマイクロプログラムの一例、
図3(c)はPUSH制御信号の波形図、図3(d)は
POP制御信号の波形図である。これら図3(b)〜
(d)は図5(b)〜(d)と同じである。つまり、図
3(b)のCALL命令およびRETURN命令によ
り、それぞれ図3(c)・(d)に示すように、PUS
H制御信号/POP制御信号が発生する。
【0028】図3(e)はプログラムカウンタ1Aの出
力波形、図3(f)は次命令アドレス4Aの出力波形で
ある。また、図3(e)はプログラムの実行アドレスを
示したもので、図3(c)・(d)の信号により、(R
+1)番地でCALL命令が実行され、飛び先(M)番
地に飛び、また(M+1)番地で再びCALL命令が実
行され飛び先(N)番地に飛び、さらに(N+1)で1
回目のRETURN命令が実行され、戻り番地(M+
2)に戻る。
【0029】図3の(g)は戻りアドレス5Aの出力で
ある。そして、CALL命令が実行されると、PUSH
制御信号2Cが発生し、双方向シフトレジスタ5は、次
命令アドレス信号4A=(R+2)を取り込み、右シフ
ト動作を実行する。そして、2回目のCALL命令が
(M+1)番地で実行されると、次の次命令アドレス信
号4A=(M+2)をレジスタ10に取り込み、またレ
ジスタ11はレジスタ10のデータ=(R+2)をスト
アする(右シフト動作)。
【0030】さらに、RETURN命令が(N+1)番
地で実行されると、プログラムカウンタ1は、戻りアド
レスとして、レジスタ10の出力信号5A=(M+2)
を取り込む。また、POP制御信号2Bにより、双方向
シフトレジスタ5は、左シフト動作を実行して、レジス
タ10は、レジスタ11からデータを受け取り、1つ前
の戻りアドレス(R+2)を出力する。
【0031】
【発明の効果】この発明によれば、汎用メモリを使わ
ず、双方向シフトレジスタを用いているので、サイクル
タイムによる動作周波数制限や、周辺制御回路がなくな
り、回路の高速化、簡易化が得られる。
【図面の簡単な説明】
【図1】この発明の実施例のプログラムシーケンス制御
回路の構成図である。
【図2】図1の回路における双方向シフトレジスタ構成
例を示した回路図である。
【図3】図1の回路のタイムチャートである。
【図4】従来のプログラムシーケンス制御回路の構成図
である。
【図5】図4の回路のタイムチャートである。
【符号の説明】
1 プログラムカウンタ 2 コントロールメモリ 3 次アドレス選択回路 4 +1加算器 5 双方向シフトレジスタ 20 スタックメモリ 21 微分回路 22 アップダウンカウンタ 23・24 フリップフロップ 25 スタック回路部

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 プログラム命令をストアするコントロー
    ルメモリ(2) と、前記プログラム命令の実行アドレスを
    発生するプログラムカウンタ(1) と、次サイクルの実行
    アドレスを選択する次アドレス選択回路(3) とを備えた
    プログラムシーケンス制御回路において、 サブルーチンジャンプ時にその戻りアドレス(4A)をスト
    アするシフトレジスタ(5) を設け、 コントロールメモリ(2) によりシフトレジスタ(5) の右
    シフト/左シフトの制御信号を発生することを特徴とす
    るプログラムシーケンス制御回路。
  2. 【請求項2】 シフトレジスタ(5) が双方向シフトレジ
    スタであることを特徴とする請求項1記載のプログラム
    シーケンス制御回路。
JP6290421A 1994-10-31 1994-10-31 プログラムシーケンス制御回路 Pending JPH08129487A (ja)

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JP6290421A JPH08129487A (ja) 1994-10-31 1994-10-31 プログラムシーケンス制御回路

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324317B1 (ko) * 1999-04-01 2002-02-16 김영환 시리얼 프로그램 제어회로
US6784686B2 (en) 2002-11-08 2004-08-31 Renesas Technology Corp. Semiconductor testing device
US6930931B2 (en) 2002-10-30 2005-08-16 Renesas Technology Corp. Program counter circuit

Cited By (3)

* Cited by examiner, † Cited by third party
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KR100324317B1 (ko) * 1999-04-01 2002-02-16 김영환 시리얼 프로그램 제어회로
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