JPH08129487A - プログラムシーケンス制御回路 - Google Patents
プログラムシーケンス制御回路Info
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- JPH08129487A JPH08129487A JP6290421A JP29042194A JPH08129487A JP H08129487 A JPH08129487 A JP H08129487A JP 6290421 A JP6290421 A JP 6290421A JP 29042194 A JP29042194 A JP 29042194A JP H08129487 A JPH08129487 A JP H08129487A
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- memory
- program
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Abstract
(57)【要約】
【目的】 メモリによる動作の高速化の制限をなくし
て、回路の高速化や簡易化が図れるプログラムシーケン
ス制御回路を提供する。 【構成】 プログラム命令をストアするコントロールメ
モリ２と、その実行アドレスを発生するプログラムカウ
ンタ１、次サイクルに実行するアドレスを選択する次ア
ドレス選択回路３を持つプログラムシーケンス制御回路
において、サブルーチンジャンプ時に、戻りアドレス
（次命令アドレス４Ａ）をストアするシフトレジスタ５
を設け、その右シフト／左シフトの制御信号をコントロ
ールメモリ２から発生する。
て、回路の高速化や簡易化が図れるプログラムシーケン
ス制御回路を提供する。 【構成】 プログラム命令をストアするコントロールメ
モリ２と、その実行アドレスを発生するプログラムカウ
ンタ１、次サイクルに実行するアドレスを選択する次ア
ドレス選択回路３を持つプログラムシーケンス制御回路
において、サブルーチンジャンプ時に、戻りアドレス
（次命令アドレス４Ａ）をストアするシフトレジスタ５
を設け、その右シフト／左シフトの制御信号をコントロ
ールメモリ２から発生する。
Description
【０００１】
【産業上の利用分野】この発明は、メモリＩＣ等を試験
するＩＣテスタのテストパターン発生回路のプログラム
シーケンス制御回路についてのものである。
するＩＣテスタのテストパターン発生回路のプログラム
シーケンス制御回路についてのものである。
【０００２】
【従来の技術】メモリＩＣを測定するために使用される
ＩＣテスタは、測定の際に使用する所定のテストパター
ン（スキャン、マーチ、ギャロップ等）を発生するため
のパターン発生回路を備えている。このパターン発生回
路は、一般に、アルゴリズミックパターンジェネレーシ
ョン回路（以下、ＡＬＰＧという。）を用い、この回路
においてある種の演算アルゴリズムにしたがったパター
ン発生用プログラム（以下、マイクロプログラムとい
う。）を用いてテストパターンを発生させている。
ＩＣテスタは、測定の際に使用する所定のテストパター
ン（スキャン、マーチ、ギャロップ等）を発生するため
のパターン発生回路を備えている。このパターン発生回
路は、一般に、アルゴリズミックパターンジェネレーシ
ョン回路（以下、ＡＬＰＧという。）を用い、この回路
においてある種の演算アルゴリズムにしたがったパター
ン発生用プログラム（以下、マイクロプログラムとい
う。）を用いてテストパターンを発生させている。
【０００３】一方、テストパターンを発生させるコマン
ド命令の１つとして、割り込みルーチンを含むサブルー
チン命令がある。サブルーチン命令は、一般にメインル
ーチンからサブルーチンを呼び出すＣＡＬＬ命令と、サ
ブルーチンからメインルーチンへ戻るＲＥＴＵＲＮ命令
があり、これらは必ず一対で使用される。また、サブル
ーチンの中から、さらに別のサブルーチンをＣＡＬＬす
る場合がある。この動作は通常はネスティングと呼ば
れ、またネスティングの段数はスタックメモリの容量で
決まる。
ド命令の１つとして、割り込みルーチンを含むサブルー
チン命令がある。サブルーチン命令は、一般にメインル
ーチンからサブルーチンを呼び出すＣＡＬＬ命令と、サ
ブルーチンからメインルーチンへ戻るＲＥＴＵＲＮ命令
があり、これらは必ず一対で使用される。また、サブル
ーチンの中から、さらに別のサブルーチンをＣＡＬＬす
る場合がある。この動作は通常はネスティングと呼ば
れ、またネスティングの段数はスタックメモリの容量で
決まる。
【０００４】次に、従来技術によるＡＬＰＧのプログラ
ムシーケンス制御回路の構成を図４に示す。図４で、従
来のプログラムシーケンス制御回路は、マイクロプログ
ラムの実行アドレス（番地）を示すプログラムカウンタ
１、マイクロプログラムをストアするコントロールメモ
リ２、プログラムカウンタ１に対して次サイクルに実行
するマイクロプログラムアドレス（番地）を選択する次
アドレス選択回路３、マイクロプログラムの実行アドレ
スを自動でインクリメントする＋１加算器４、サブルー
チン命令等で使われるスタック回路部２５から構成され
る。
ムシーケンス制御回路の構成を図４に示す。図４で、従
来のプログラムシーケンス制御回路は、マイクロプログ
ラムの実行アドレス（番地）を示すプログラムカウンタ
１、マイクロプログラムをストアするコントロールメモ
リ２、プログラムカウンタ１に対して次サイクルに実行
するマイクロプログラムアドレス（番地）を選択する次
アドレス選択回路３、マイクロプログラムの実行アドレ
スを自動でインクリメントする＋１加算器４、サブルー
チン命令等で使われるスタック回路部２５から構成され
る。
【０００５】コントロールメモリ２は、出力端子Ａ〜Ｄ
よりジャンプ先アドレス２ＡとＰＯＰ制御信号２ＢとＰ
ＵＳＨ制御信号２Ｃと次アドレス選択回路３の制御信号
２Ｄを出力する。なお、ＰＯＰ制御信号２ＢとＰＵＳＨ
制御信号２Ｃについては後述する。
よりジャンプ先アドレス２ＡとＰＯＰ制御信号２ＢとＰ
ＵＳＨ制御信号２Ｃと次アドレス選択回路３の制御信号
２Ｄを出力する。なお、ＰＯＰ制御信号２ＢとＰＵＳＨ
制御信号２Ｃについては後述する。
【０００６】スタック回路部２５は、スタックメモリ２
０、ライトイネーブルパルス用の微分回路２１、スタッ
クポインタ用のアップダウンカウンタ（以下、Ｕ／Ｄカ
ウンタという。）２２、フリップフロップ（以下、ＦＦ
という。）２３・２４を備えて構成される。スタックメ
モリ２０は、ＣＡＬＬ命令の次命令アドレス（戻りアド
レス）をストアする。Ｕ／Ｄカウンタ２２は、スタック
メモリ２０に対し、戻りアドレスをストアするアドレス
を発生する。ＦＦ２３・２４は、ＰＵＳＨ制御信号２Ｃ
および次命令アドレス信号４Ａを１段シフトして、スタ
ックメモリ２０のアドレス信号２２Ａ（Ｕ／Ｄカウンタ
２２の出力）と同期をとる。微分回路２１は、ＣＡＬＬ
命令時に、次命令アドレス（戻りアドレス）をスタック
メモリ２０に書き込むためのライトイネーブル用パルス
を、１段シフトされたＰＵＳＨ制御信号２Ｃから作成す
る。
０、ライトイネーブルパルス用の微分回路２１、スタッ
クポインタ用のアップダウンカウンタ（以下、Ｕ／Ｄカ
ウンタという。）２２、フリップフロップ（以下、ＦＦ
という。）２３・２４を備えて構成される。スタックメ
モリ２０は、ＣＡＬＬ命令の次命令アドレス（戻りアド
レス）をストアする。Ｕ／Ｄカウンタ２２は、スタック
メモリ２０に対し、戻りアドレスをストアするアドレス
を発生する。ＦＦ２３・２４は、ＰＵＳＨ制御信号２Ｃ
および次命令アドレス信号４Ａを１段シフトして、スタ
ックメモリ２０のアドレス信号２２Ａ（Ｕ／Ｄカウンタ
２２の出力）と同期をとる。微分回路２１は、ＣＡＬＬ
命令時に、次命令アドレス（戻りアドレス）をスタック
メモリ２０に書き込むためのライトイネーブル用パルス
を、１段シフトされたＰＵＳＨ制御信号２Ｃから作成す
る。
【０００７】次アドレス選択回路３は、＋１加算回路４
の出力をＡ入力とし、またコントロールメモリ２からの
ジャンプ先アドレス２ＡをＢ入力とし、さらにスタック
回路部２５のメモリ２０の出力をＣ入力として、コント
ロールメモリ２の制御信号２Ｄに応じていづれかの入力
を選択して出力する。
の出力をＡ入力とし、またコントロールメモリ２からの
ジャンプ先アドレス２ＡをＢ入力とし、さらにスタック
回路部２５のメモリ２０の出力をＣ入力として、コント
ロールメモリ２の制御信号２Ｄに応じていづれかの入力
を選択して出力する。
【０００８】次に、図４の回路におけるプログラムの実
行順序の制御、すなわちシーケンス制御の動作を説明す
る。通常、プログラムはアドレスの下位から上位へと順
次進んでいく。この場合、次アドレス選択回路３は、＋
１加算器出力４Ａを選択し、またプログラムの実行の流
れを変えるジャンプ命令時にはジャンプ先アドレス２Ａ
を選択する。
行順序の制御、すなわちシーケンス制御の動作を説明す
る。通常、プログラムはアドレスの下位から上位へと順
次進んでいく。この場合、次アドレス選択回路３は、＋
１加算器出力４Ａを選択し、またプログラムの実行の流
れを変えるジャンプ命令時にはジャンプ先アドレス２Ａ
を選択する。
【０００９】一方、サブルーチン命令の時は、次アドレ
ス選択回路３の選択は以下の２通りに分かれる。まず、
メインルーチンからサブルーチンへ行くＣＡＬＬ命令の
場合はＰＵＳＨ制御を行う。すなわち、次アドレス選択
回路３はサブルーチンプログラムの記述してあるジャン
プ先のアドレスとして、コントロールメモリ２からのジ
ャンプ先アドレス２Ａを選択する。同時に、スタック回
路部２５のＵ／Ｄカウンタ２２にコントロールメモリ２
からのＰＵＳＨ制御信号２Ｃを入力してスタックポイン
タを１つ下げ、マイクロプログラムの１行下のライン、
すなわちプログラムカウンタ１の次アドレスとして＋１
加算器出力４Ａをサブルーチンからの戻りアドレスとし
てスタックメモリ２０にスタックする。また、サブルー
チン先から、メインルーチンへ戻るＲＥＴＵＲＮ命令の
場合はＰＯＰ制御を行う。すなわち、次アドレス選択回
路３は戻りアドレスとしてスタック回路部２５からの戻
りアドレス２０Ａを選択し、スタックポインタを１つ上
げる。
ス選択回路３の選択は以下の２通りに分かれる。まず、
メインルーチンからサブルーチンへ行くＣＡＬＬ命令の
場合はＰＵＳＨ制御を行う。すなわち、次アドレス選択
回路３はサブルーチンプログラムの記述してあるジャン
プ先のアドレスとして、コントロールメモリ２からのジ
ャンプ先アドレス２Ａを選択する。同時に、スタック回
路部２５のＵ／Ｄカウンタ２２にコントロールメモリ２
からのＰＵＳＨ制御信号２Ｃを入力してスタックポイン
タを１つ下げ、マイクロプログラムの１行下のライン、
すなわちプログラムカウンタ１の次アドレスとして＋１
加算器出力４Ａをサブルーチンからの戻りアドレスとし
てスタックメモリ２０にスタックする。また、サブルー
チン先から、メインルーチンへ戻るＲＥＴＵＲＮ命令の
場合はＰＯＰ制御を行う。すなわち、次アドレス選択回
路３は戻りアドレスとしてスタック回路部２５からの戻
りアドレス２０Ａを選択し、スタックポインタを１つ上
げる。
【００１０】このようにして、ＰＯＰ制御・ＰＵＳＨ制
御等のスタック制御は、コントロールメモリ２の出力２
Ｂ・２Ｃによって制御される。
御等のスタック制御は、コントロールメモリ２の出力２
Ｂ・２Ｃによって制御される。
【００１１】次に、スタック回路部２５の動作を図５を
用いて説明する。ここで、図５（ａ）はＵ／Ｄカウンタ
２２およびＦＦ２３・２４が駆動するプログラムカウン
タと同期した同一のシステムクロック１Ｂの波形図であ
る。また、図５（ｂ）はマイクロプログラムの例であ
り、（ｃ）はＰＵＳＨ制御信号の波形図、（ｄ）はＰＯ
Ｐ制御信号の波形図である。そして、図５（ｂ）のＣＡ
ＬＬ命令およびＲＥＴＵＲＮ命令により、それぞれ図５
（ｃ）、（ｄ）に示すようにＰＵＳＨ制御信号／ＰＯＰ
制御信号が発生する。
用いて説明する。ここで、図５（ａ）はＵ／Ｄカウンタ
２２およびＦＦ２３・２４が駆動するプログラムカウン
タと同期した同一のシステムクロック１Ｂの波形図であ
る。また、図５（ｂ）はマイクロプログラムの例であ
り、（ｃ）はＰＵＳＨ制御信号の波形図、（ｄ）はＰＯ
Ｐ制御信号の波形図である。そして、図５（ｂ）のＣＡ
ＬＬ命令およびＲＥＴＵＲＮ命令により、それぞれ図５
（ｃ）、（ｄ）に示すようにＰＵＳＨ制御信号／ＰＯＰ
制御信号が発生する。
【００１２】図５（ｅ）はプログラムカウンタ１Ａの出
力波形であり、（ｆ）は次命令アドレス４Ａの出力波形
である。図５（ｅ）はプログラムの実行アドレスを示し
たものであり、図５（ｃ）、（ｄ）の信号により、（Ｒ
＋１）番地でＣＡＬＬ命令が実行され、飛び先（Ｍ）番
地に飛ぶ。また、（Ｍ＋１）番地で再びＣＡＬＬ命令が
実行され、飛び先（Ｎ）番地に飛ぶ。更に、（Ｎ＋１）
で１回目のＲＥＴＵＲＮ命令が実行され、戻り番地（Ｍ
＋２）に戻る。
力波形であり、（ｆ）は次命令アドレス４Ａの出力波形
である。図５（ｅ）はプログラムの実行アドレスを示し
たものであり、図５（ｃ）、（ｄ）の信号により、（Ｒ
＋１）番地でＣＡＬＬ命令が実行され、飛び先（Ｍ）番
地に飛ぶ。また、（Ｍ＋１）番地で再びＣＡＬＬ命令が
実行され、飛び先（Ｎ）番地に飛ぶ。更に、（Ｎ＋１）
で１回目のＲＥＴＵＲＮ命令が実行され、戻り番地（Ｍ
＋２）に戻る。
【００１３】図５（ｇ）は、ＦＦ２３によって１段シフ
トされたＰＵＳＨ制御信号の波形図、図５（ｈ）は図５
（ｇ）の信号を微分回路２１で微分して作成するライト
イネーブルパルスの波形図である。図５（ｉ）はＦＦ２
４で１段シフトされた図５（ｆ）の次命令アドレスであ
り、メモリ２０に順次書き込みストアしていく。図５
（ｊ）はスタックメモリ２０に対するＵ／Ｄカウンタ２
２の書き込みアドレスであり、ＰＵＳＨ制御信号２Ｃに
よって、１段カウントアップされたアドレスである。図
５（ｋ）はスタックメモリ２０の出力波形である。
トされたＰＵＳＨ制御信号の波形図、図５（ｈ）は図５
（ｇ）の信号を微分回路２１で微分して作成するライト
イネーブルパルスの波形図である。図５（ｉ）はＦＦ２
４で１段シフトされた図５（ｆ）の次命令アドレスであ
り、メモリ２０に順次書き込みストアしていく。図５
（ｊ）はスタックメモリ２０に対するＵ／Ｄカウンタ２
２の書き込みアドレスであり、ＰＵＳＨ制御信号２Ｃに
よって、１段カウントアップされたアドレスである。図
５（ｋ）はスタックメモリ２０の出力波形である。
【００１４】また、ＲＥＴＵＲＮ命令の場合は、逆にＰ
ＯＰ制御信号２Ｂによって、サブルーチン先から戻りア
ドレスに戻ると同時に、１段カウントダウンされ、前に
スタックされた戻りアドレスを出力する。
ＯＰ制御信号２Ｂによって、サブルーチン先から戻りア
ドレスに戻ると同時に、１段カウントダウンされ、前に
スタックされた戻りアドレスを出力する。
【００１５】
【発明が解決しようとする課題】ところが、従来のプロ
グラムシーケンス制御回路では、サブルーチン等のスタ
ック制御を必要とする命令を実施するために、スタック
回路部に汎用のメモリを使用する必要があった。そのた
め、回路におけるシーケンス制御の速度がメモリのサイ
クルタイムに依存し、動作周波数が制限される結果、プ
ログラムシーケンス回路における動作の高速化が制限さ
れるという問題がある。
グラムシーケンス制御回路では、サブルーチン等のスタ
ック制御を必要とする命令を実施するために、スタック
回路部に汎用のメモリを使用する必要があった。そのた
め、回路におけるシーケンス制御の速度がメモリのサイ
クルタイムに依存し、動作周波数が制限される結果、プ
ログラムシーケンス回路における動作の高速化が制限さ
れるという問題がある。
【００１６】この発明は、メモリのサイクルタイムによ
る動作の高速化の制限をなくし、回路の高速化や簡易化
を図ることができるプログラムシーケンス制御回路を提
供することを目的とする。
る動作の高速化の制限をなくし、回路の高速化や簡易化
を図ることができるプログラムシーケンス制御回路を提
供することを目的とする。
【００１７】
【課題を解決するための手段】この目的を達成するため
に、この発明は、プログラム命令をストアするコントロ
ールメモリと、前記プログラム命令の実行アドレスを発
生するプログラムカウンタと、次サイクルの実行アドレ
スを選択する次アドレス選択回路とを備えたプログラム
シーケンス制御回路において、サブルーチンジャンプ時
にその戻りアドレスをストアするシフトレジスタを設
け、前記コントロールメモリにより前記シフトレジスタ
の右シフト／左シフトの制御信号を発生する。
に、この発明は、プログラム命令をストアするコントロ
ールメモリと、前記プログラム命令の実行アドレスを発
生するプログラムカウンタと、次サイクルの実行アドレ
スを選択する次アドレス選択回路とを備えたプログラム
シーケンス制御回路において、サブルーチンジャンプ時
にその戻りアドレスをストアするシフトレジスタを設
け、前記コントロールメモリにより前記シフトレジスタ
の右シフト／左シフトの制御信号を発生する。
【００１８】
【作用】この発明では、次命令アドレスをスタックメモ
リにストアする代わりにシフトレジスタに取り込み、レ
ジスタから戻りアドレスとして出力する。またコントロ
ールメモリはシフトレジスタの右シフト／左シフトの制
御信号を発生する。そしてこの構成とすれば、プログラ
ムシーケンス制御回路を構成するスタック回路部にメモ
リを設ける必要がなくなる。このためメモリのサイクル
タイムによる高速化の制限がなくなり、またメモリの周
辺制御回路がなくなって、回路が簡素化する。
リにストアする代わりにシフトレジスタに取り込み、レ
ジスタから戻りアドレスとして出力する。またコントロ
ールメモリはシフトレジスタの右シフト／左シフトの制
御信号を発生する。そしてこの構成とすれば、プログラ
ムシーケンス制御回路を構成するスタック回路部にメモ
リを設ける必要がなくなる。このためメモリのサイクル
タイムによる高速化の制限がなくなり、またメモリの周
辺制御回路がなくなって、回路が簡素化する。
【００１９】
【実施例】次に、この発明によるプログラムシーケンス
制御回路の実施例の構成を図１に示す。図１で、スタッ
ク制御部を構成する双方向シフトレジスタ５は、戻りア
ドレスをストアする。またコントロールメモリ２は、双
方向シフトレジスタ５の制御信号としてＰＵＳＨ（右シ
フト）／ＰＯＰ（左シフト）制御信号を出力する。その
他の構成は図４の回路と同じである。
制御回路の実施例の構成を図１に示す。図１で、スタッ
ク制御部を構成する双方向シフトレジスタ５は、戻りア
ドレスをストアする。またコントロールメモリ２は、双
方向シフトレジスタ５の制御信号としてＰＵＳＨ（右シ
フト）／ＰＯＰ（左シフト）制御信号を出力する。その
他の構成は図４の回路と同じである。
【００２０】双方向シフトレジスタ５は、ＰＵＳＨ制御
２Ｃを受けると、次命令アドレス４Ａを順次内部レジス
タに取り込んでいく（右シフト動作）。また、ＰＯＰ制
御信号２Ｂを受けると、逆方向にシフトさせ、内部レジ
スタに取り込んだ戻りアドレスを入力順序とは逆に最後
に入力したものから順に出力していく（左シフト動
作）。
２Ｃを受けると、次命令アドレス４Ａを順次内部レジス
タに取り込んでいく（右シフト動作）。また、ＰＯＰ制
御信号２Ｂを受けると、逆方向にシフトさせ、内部レジ
スタに取り込んだ戻りアドレスを入力順序とは逆に最後
に入力したものから順に出力していく（左シフト動
作）。
【００２１】この双方向シフト動作によって、従来のス
タックメモリのように、スタックポインタ（アドレス）
を指定する必要がなくなる結果、従来の回路におけるア
ップダウンカウンタ等の周辺回路が必要でなくなる。
タックメモリのように、スタックポインタ（アドレス）
を指定する必要がなくなる結果、従来の回路におけるア
ップダウンカウンタ等の周辺回路が必要でなくなる。
【００２２】次に、図１の実施例においてスタック制御
部となる双方向シフトレジスタ５の構成を図２に示す。
図２の構成は、４レベルのスタック回路を構成するシフ
トレジスタである。双方向シフトレジスタ５は、内部レ
ジスタ１０〜１３並びに選択回路１４〜１７を用いて構
成される。
部となる双方向シフトレジスタ５の構成を図２に示す。
図２の構成は、４レベルのスタック回路を構成するシフ
トレジスタである。双方向シフトレジスタ５は、内部レ
ジスタ１０〜１３並びに選択回路１４〜１７を用いて構
成される。
【００２３】内部レジスタ１０〜１３は、戻りアドレス
をストアするためのものである。また選択回路１４〜１
７は、内部レジスタ１０〜１３の各入力信号を選択する
ものであり、選択端子Ｓ０・Ｓ１の値によって実施例の
双方向シフトレジスタ５のシフト方向が選択される。こ
こで、選択内容としては、端子Ｓ０・Ｓ１の組合せによ
って、右シフト／左シフト／ホールドの３種類が選択さ
れる。
をストアするためのものである。また選択回路１４〜１
７は、内部レジスタ１０〜１３の各入力信号を選択する
ものであり、選択端子Ｓ０・Ｓ１の値によって実施例の
双方向シフトレジスタ５のシフト方向が選択される。こ
こで、選択内容としては、端子Ｓ０・Ｓ１の組合せによ
って、右シフト／左シフト／ホールドの３種類が選択さ
れる。
【００２４】内部レジスタ１０〜１３のうち、内部レジ
スタ１０は最上位となり、次命令アドレス信号４Ａの入
力端となり、戻りアドレス信号５Ａの出力端となる。そ
してこの内部レジスタ１０の下に、内部レジスタ１１，
１２，１３の順で順次シフトしていく。
スタ１０は最上位となり、次命令アドレス信号４Ａの入
力端となり、戻りアドレス信号５Ａの出力端となる。そ
してこの内部レジスタ１０の下に、内部レジスタ１１，
１２，１３の順で順次シフトしていく。
【００２５】次に、図２に示した双方向シフトレジスタ
５を使用した場合における図１の実施例のプログラムシ
ーケンス制御回路の動作を、図３のタイムチャートを参
照して説明する。
５を使用した場合における図１の実施例のプログラムシ
ーケンス制御回路の動作を、図３のタイムチャートを参
照して説明する。
【００２６】ここで、図３（ａ）は双方向シフトレジス
タ５のクロック端子に入力するシステムクロック１Ｂの
波形図で、図２の内部レジスタ１０〜１３はシステムク
ロック１Ｂに同期して動作する。
タ５のクロック端子に入力するシステムクロック１Ｂの
波形図で、図２の内部レジスタ１０〜１３はシステムク
ロック１Ｂに同期して動作する。
【００２７】図３（ｂ）はマイクロプログラムの一例、
図３（ｃ）はＰＵＳＨ制御信号の波形図、図３（ｄ）は
ＰＯＰ制御信号の波形図である。これら図３（ｂ）〜
（ｄ）は図５（ｂ）〜（ｄ）と同じである。つまり、図
３（ｂ）のＣＡＬＬ命令およびＲＥＴＵＲＮ命令によ
り、それぞれ図３（ｃ）・（ｄ）に示すように、ＰＵＳ
Ｈ制御信号／ＰＯＰ制御信号が発生する。
図３（ｃ）はＰＵＳＨ制御信号の波形図、図３（ｄ）は
ＰＯＰ制御信号の波形図である。これら図３（ｂ）〜
（ｄ）は図５（ｂ）〜（ｄ）と同じである。つまり、図
３（ｂ）のＣＡＬＬ命令およびＲＥＴＵＲＮ命令によ
り、それぞれ図３（ｃ）・（ｄ）に示すように、ＰＵＳ
Ｈ制御信号／ＰＯＰ制御信号が発生する。
【００２８】図３（ｅ）はプログラムカウンタ１Ａの出
力波形、図３（ｆ）は次命令アドレス４Ａの出力波形で
ある。また、図３（ｅ）はプログラムの実行アドレスを
示したもので、図３（ｃ）・（ｄ）の信号により、（Ｒ
＋１）番地でＣＡＬＬ命令が実行され、飛び先（Ｍ）番
地に飛び、また（Ｍ＋１）番地で再びＣＡＬＬ命令が実
行され飛び先（Ｎ）番地に飛び、さらに（Ｎ＋１）で１
回目のＲＥＴＵＲＮ命令が実行され、戻り番地（Ｍ＋
２）に戻る。
力波形、図３（ｆ）は次命令アドレス４Ａの出力波形で
ある。また、図３（ｅ）はプログラムの実行アドレスを
示したもので、図３（ｃ）・（ｄ）の信号により、（Ｒ
＋１）番地でＣＡＬＬ命令が実行され、飛び先（Ｍ）番
地に飛び、また（Ｍ＋１）番地で再びＣＡＬＬ命令が実
行され飛び先（Ｎ）番地に飛び、さらに（Ｎ＋１）で１
回目のＲＥＴＵＲＮ命令が実行され、戻り番地（Ｍ＋
２）に戻る。
【００２９】図３の（ｇ）は戻りアドレス５Ａの出力で
ある。そして、ＣＡＬＬ命令が実行されると、ＰＵＳＨ
制御信号２Ｃが発生し、双方向シフトレジスタ５は、次
命令アドレス信号４Ａ＝（Ｒ＋２）を取り込み、右シフ
ト動作を実行する。そして、２回目のＣＡＬＬ命令が
（Ｍ＋１）番地で実行されると、次の次命令アドレス信
号４Ａ＝（Ｍ＋２）をレジスタ１０に取り込み、またレ
ジスタ１１はレジスタ１０のデータ＝（Ｒ＋２）をスト
アする（右シフト動作）。
ある。そして、ＣＡＬＬ命令が実行されると、ＰＵＳＨ
制御信号２Ｃが発生し、双方向シフトレジスタ５は、次
命令アドレス信号４Ａ＝（Ｒ＋２）を取り込み、右シフ
ト動作を実行する。そして、２回目のＣＡＬＬ命令が
（Ｍ＋１）番地で実行されると、次の次命令アドレス信
号４Ａ＝（Ｍ＋２）をレジスタ１０に取り込み、またレ
ジスタ１１はレジスタ１０のデータ＝（Ｒ＋２）をスト
アする（右シフト動作）。
【００３０】さらに、ＲＥＴＵＲＮ命令が（Ｎ＋１）番
地で実行されると、プログラムカウンタ１は、戻りアド
レスとして、レジスタ１０の出力信号５Ａ＝（Ｍ＋２）
を取り込む。また、ＰＯＰ制御信号２Ｂにより、双方向
シフトレジスタ５は、左シフト動作を実行して、レジス
タ１０は、レジスタ１１からデータを受け取り、１つ前
の戻りアドレス（Ｒ＋２）を出力する。
地で実行されると、プログラムカウンタ１は、戻りアド
レスとして、レジスタ１０の出力信号５Ａ＝（Ｍ＋２）
を取り込む。また、ＰＯＰ制御信号２Ｂにより、双方向
シフトレジスタ５は、左シフト動作を実行して、レジス
タ１０は、レジスタ１１からデータを受け取り、１つ前
の戻りアドレス（Ｒ＋２）を出力する。
【００３１】
【発明の効果】この発明によれば、汎用メモリを使わ
ず、双方向シフトレジスタを用いているので、サイクル
タイムによる動作周波数制限や、周辺制御回路がなくな
り、回路の高速化、簡易化が得られる。
ず、双方向シフトレジスタを用いているので、サイクル
タイムによる動作周波数制限や、周辺制御回路がなくな
り、回路の高速化、簡易化が得られる。
【図１】この発明の実施例のプログラムシーケンス制御
回路の構成図である。
回路の構成図である。
【図２】図１の回路における双方向シフトレジスタ構成
例を示した回路図である。
例を示した回路図である。
【図３】図１の回路のタイムチャートである。
【図４】従来のプログラムシーケンス制御回路の構成図
である。
である。
【図５】図４の回路のタイムチャートである。
１ プログラムカウンタ ２ コントロールメモリ ３ 次アドレス選択回路 ４ ＋１加算器 ５ 双方向シフトレジスタ ２０ スタックメモリ ２１ 微分回路 ２２ アップダウンカウンタ ２３・２４ フリップフロップ ２５ スタック回路部
Claims (2)
- 【請求項１】 プログラム命令をストアするコントロー
ルメモリ(2) と、前記プログラム命令の実行アドレスを
発生するプログラムカウンタ(1) と、次サイクルの実行
アドレスを選択する次アドレス選択回路(3) とを備えた
プログラムシーケンス制御回路において、 サブルーチンジャンプ時にその戻りアドレス(4A)をスト
アするシフトレジスタ(5) を設け、 コントロールメモリ(2) によりシフトレジスタ(5) の右
シフト／左シフトの制御信号を発生することを特徴とす
るプログラムシーケンス制御回路。 - 【請求項２】 シフトレジスタ(5) が双方向シフトレジ
スタであることを特徴とする請求項１記載のプログラム
シーケンス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290421A JPH08129487A (ja) | 1994-10-31 | 1994-10-31 | プログラムシーケンス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290421A JPH08129487A (ja) | 1994-10-31 | 1994-10-31 | プログラムシーケンス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129487A true JPH08129487A (ja) | 1996-05-21 |
Family
ID=17755819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290421A Pending JPH08129487A (ja) | 1994-10-31 | 1994-10-31 | プログラムシーケンス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08129487A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324317B1 (ko) * | 1999-04-01 | 2002-02-16 | 김영환 | 시리얼 프로그램 제어회로 |
| US6784686B2 (en) | 2002-11-08 | 2004-08-31 | Renesas Technology Corp. | Semiconductor testing device |
| US6930931B2 (en) | 2002-10-30 | 2005-08-16 | Renesas Technology Corp. | Program counter circuit |
-
1994
- 1994-10-31 JP JP6290421A patent/JPH08129487A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324317B1 (ko) * | 1999-04-01 | 2002-02-16 | 김영환 | 시리얼 프로그램 제어회로 |
| US6930931B2 (en) | 2002-10-30 | 2005-08-16 | Renesas Technology Corp. | Program counter circuit |
| US6784686B2 (en) | 2002-11-08 | 2004-08-31 | Renesas Technology Corp. | Semiconductor testing device |
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