KR930020458A - 파이프라인 동작형 메모리 시스템 - Google Patents

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Abstract

메모리 어레이로 부터 리드된 데이타수가 출력 비트수보다 많을때 적합한 파이프라인 동작형 메모리 시스템으로서, 매우 짧은 시간동안 멀티 비트 테스트를 실행하고 여러종류의 멀티 비트 출력 배치를 용이하게 실현하기 위하여, 임의의 X 또는 Y어드레스에 대하여 데이타를 전송하는 정상 동작 모드에서 파이프라인 동작 사이클에 맞춰서 래치 유닛을 래치 상태 또는 스루 상태로 교데로 설정하여 적어도 하나의 소정의 데이타를 출력하도록 배치된 파이프라인 동작형 메모리 시스템은 데이타를 선택하는 셀렉터 어드레스 신호를 받은 제1의 입력 유닛, 데이타를 선택하는 X어드레스 신호 및 Y어드레스 신호와 어드레스 스트로브 신호를 적어도 받는 제2의 입력 유닛, 제1의 신호에 신호에 의해 X 및 Y 어드레스 신호를 래치하고, 적어도 하나의 X 및 Y 어드레스 신호에 의해 선택된 적어도 하나의 데이타를 X 및 Y 어드레스 신호가 언래치될때까지 계속해서 공급하는 제1의 유닛, 제1의 신호에 의해 제1의 유닛으로 부터의 셀렉터 어드레스 데이타 신호를 래치하고, 제2의 신호에 의해 제1의 입력 유닛에서의 설렉터 어드레스 데이타 신호 및 제1의 입력 유닛으로 부터의 데이타 출력을 래치하고, 이들 데이타가 언래치될때까지 적어도 데이타를 계속해서 선택적으로 공급하는 제2의 유닛을 포함한다.
이러한 파이프라인 동작형 메모리 시스템을 사용하는 것에 의해, 논리 테스트를 실행할 때 멀티 비트 테스트를 직접 실행할 수 있으므로, 논리 테스트에 필요한 시간을 단축시킬 수 있다.

Description

파이프라인 동작형 메모리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도는 본 발명의 제1의 실시예에 따른 파이프라인 동작형 메모리 시스템을 도시한 블럭도.
제1b도는 제1a동 도시한 메모리 블럭을 상세히 도시한 도면.
제2도는 제1의 실시예에 따른 파이프라인 동작형 메모리 시스템이 정상 동작 모드에서 어떻게 동작하는 가를 나타낸 평면도.

Claims (15)

  1. 래치수단을 갖고 임의의 X 및 Y어드레스에 대한 데이타를 전송하는 정상 동작 모드에서 파이프라인 동작 사이클에 맞춰서 상기 래치 수단을 래치 상태와 스루 상태로 교대로 설정하여 적어도 하나의 소정의 데이타를 출력하도록 배치된 파이프라인 동작형 메모리 시스템에 있어서, 데이타를 선택하는 셀렉터 어드레스 신호를 받는 제1의 입력 수단, 상기 데이타를 선택하는 X어드레스 신호 및 Y어드레스 신호와 어드레스 스트로브 신호를 적어도 받는 제2의 입력수단, 상기 X 및 Y어드레스 신호를 받고, 제1의 신호에 의해 상기 X 및 Y어드레스 신호를 래치하고, 상기 신호가 언래치될때까지 상기 X 및 Y어드레스 신호에 의해 선택된 적어도 하나의 상기 데이타를 계속해서 공급하는 제1의 수단, 상기 제1의 신호에 의해 상기 제1의 입력 수단으로 부터의 셀렉터 어드레스 데이타 신호를 래치하고, 제2의 신호에 의해 상기 제1의 입력 수단으로 부터의 상기 셀렉터 어드레스 데이타 신호 및 상기 제1의 수단으로 부터의 상기 데이타 출력을 래치하고, 상기 신호가 언래치될때까지 상기 데이타를 계속해서 선택적으로 공급하는 제2의 수단을 포함하는 파이프라인 동작형 메모리 시스템.
  2. 래치수단을 갖고 임의의 X 및 Y어드레스에 대한 데이타를 전송하는 정상 동작 모드에서 파이프라인 동작 사이클에 맞춰서 상기 래치 수단을 래치 상태와 스루 상태로 교대로 설정하여 적어도 하나의 소정의 데이타를 출력하도록 배치된 파이프라인 동작형 메모리 시스템에 있어서, 데이타를 선택하는 셀렉터 어드레스 신호를 받는 제1의 입력 수단, 상기 데이타를 선택하는 X어드레스 신호 및 Y어드레스 신호와 어드레스 스트로브 신호를 적어도 받는 제2의 입력수단, 상기 X어드레스 신호 및 Y어드레스 신호를 받고, 제1의 신호에 의해 상기 X 및 Y어드레스 신호를 래치하고, 상기 신호가 언래치될때까지 상기 X 어드레스 신호 및 Y어드레스 신호에 의해 선택된 적어도 하나의 상기 데이타를 계속해서 공급하는 제1의 수단, 상기 제1의 신호에 의해 상기 제1의 입력 수단으로 부터의 셀렉터 어드레스 데이타 신호 출력을 래치하고, 제2의 신호에 의해 상기 제1의 입력 수단으로 부터의 상기 셀렉터 어드레스 데이타 신호 및 상기 제1의 수단으로 부터의 상기 데이타 출력을 래치하고, 상기 신호가 언래치될때까지 적어도 상기 데이타를 계속해서 공급하는 제2의 수단, 상기 제2의 수단으로 부터의 데이타를 일시적으로 유지하고, 상기 제1의 입력 수단으로 부터의 상기 셀렉터 어드레스 데이타 신호 출력에 포함된 비트수 및 상기 어드레스 스트로브 신호의 동작 사이클에 따라 선택적으로 액티베이트되는 셀렉터 수단을 포함하는 파이프라인 동작형 메모리 시스템.
  3. 래치수단을 갖고 임의의 X 및 Y어드레스에 대한 데이타를 전송하는 정상 동작 모드에서 파이프라인 동작 사이클에 맞춰서 상기 래치 수단을 래치 상태와 스루 상태로 교대로 설정하여 적어도 하나의 소정의 데이타를 출력하도록 배치된 파이프라인 동작형 메모리 시스템에 있어서, 데이타를 선택하는 셀렉터 어드레스 신호를 받는 제1의 입력 수단, 제1의 신호에 의해 상기 제1의 입력 수단으로 부터의 셀렉터 어드레스 데이타 신호 출력을 래치하고, 제2의 신호에 의해 상기 제1의 입력 수단으로 부터의 상기 셀렉터 어드레스 데이타 신호 출력을 래치하고, 상기 신호가 언래치될때까지 상기 제1의 입력 수단으로 부터의 적어도 상기 셀렉터 어드레스 데이타 신호 출력을 계속해서 공급하는 제1의 수단, 상기 데이타를 선택하는 X어드레스 신호 및 Y어드레스 신호와 어드레스 스트로브 신호를 적어도 받는 제2의 입력수단, 상기 X어드레스 신호 및 Y어드레스 신호를 받고, 상기 제1의 신호에 의해 상기 X 및 Y어드레스 신호를 래치하고, 상기 신호가 언래치될때까지 적어도 상기 X어드레스 신호 및 Y어드레스 신호에 의해 선택된 적어도 하나의 상기 데이타를 계속해서 공급하는 제2의 수단, 상기 제2의 신호에 의해 상기 제2의 수단으로 부터의 상기 데이타를 래치하고, 상기 데이타가 언래치될때까지 상기 데이타를 계속해서 공급하는 제3의 수단, 상기 제3의 수단으로 부터의 데이타를 일시적으로 유지하고, 상기 제1의 수단으로 부터의 상기 셀렉터 어드레스 데이타 신호 출력에 포함된 비트수 및 파이프라인 동작 사이클에 따라 선택적으로 액티베이트되는 셀렉터 수단을 포함하는 파이프라인 동작형 메모리 시스템.
  4. 래치수단을 갖고 임의의 X 및 Y어드레스에 대한 데이타를 전송하는 정상 동작 모드에서 파이프라인 동작 사이클에 맞춰서 상기 래치 수단을 래치 상태와 스루 상태로 교대로 설정하여 적어도 하나의 소정의 데이타를 출력하도록 배치된 파이프라인 동작형 메모리 시스템에 있어서, 데이타를 선택하는 셀렉터 어드레스 신호를 받는 제1의 입력 수단, 제2의 신호에의해 상기 제1의 입력수단으로 부터의 상기 셀렉터 어드레스 데이타 신호를 래치하고, 상기 신호가 언래치될때까지 상기 셀렉터 어드레스 데이타 신호를 출력하는 제1의 수단, 상기 데이타를 선택하는 X어드레스 신호 및 Y어드레스 신호와 어드레스 스트로브 신호를 적어도 받는 제2의 입력수단, 상기 X어드레스 신호 및 Y어드레스 신호를 받고, 상기 제1의 신호에 의해 상기 신호를 래치하고, 상기 신호가 언래치될때까지 적어도 상기 X 및 Y어드레스 신호에 의해 선택된 적어도 하나의 상기 데이타를 계속해서 공급하는 제2의 수단, 상기 제2의 수단으로 부터의 상기 데이타를 래치하고 상기 데이타가 언래치될때까지 상기 데이타를 계속해서 공급하는 제3의 수단, 상기 제3의 수단으로부터의 상기 데이타를 일시적으로 유지하고, 상기 제1의 수단으로 부터의 상기 셀렉터 어드레스 신호 출력에 포함된 비트수 및 파이프라인 동작 사이에 따라 선택적으로 액티베이트되고, 상기 데이타를 출력하는 셀렉터 수단을 포함하는 파이프라인 동작형 메모리 시스템.
  5. 래치수단을 갖고 임의의 X 및 Y어드레스에 대한 데이타를 전송하는 정상 동작 모드에서 파이프라인 동작 사이클에 맞춰서 상기 래치 수단을 래치 상태와 스루 상태로 교대로 설정하여 적어도 하나의 소정의 데이타를 출력하도록 배치된 파이프라인 동작형 메모리 시스템에 있어서, 데이타를 선택하는 셀렉터 어드레스 신호를 받는 제1의 입력 수단, 상기 제1의 입력수단으로 부터의 상기 셀렉터 어드레스 데이타 신호를 받고, 제1의 신호에 의해 상기 신호를 래치하고, 상기 신호가 언래치될때까지 적어도 상기 제1의 입력 수단으로 부터의 상기 셀렉터 어드레스 데이타 신호를 계속해서 공급하는 제1의 래치 수단, 상기 제1의 래치 수단으로부터의 상기 셀렉터 어드레스 데이타 신호를 받고, 제2의 신호에 의해 상기 셀렉터 어드레스 데이타 신호를 래치하고, 상기 신호가 언래치될때까지 적어도 상기 제1의 입력 수단으로 부터의 상기 셀렉터 어드레스 데이타 신호를 계속해서 공급하는 제2의 래치 수단, 데이타를 선택하는 X어드레스 신호 및 Y어드레스 신호와 어드레스 스트로브 신호를 적어도 받는 제2의 입력수단, 상기 X어드레스 신호 및 Y어드레스 신호를 받고, 상기 제1의 신호에 의해 상기 신호를 래치하고,사이 신호가 언래치될때까지 적어도 상기 X 및 Y어드레스 신호에 대한 어드레스 데이타를 계속해서 공급하는 제3의 래치수단, 소정의; 데이타를 저장하고 상기 어드레스 데이타에 의해 선택된 적어도 하나의 데이타를 출력하는 메모리 어레이, 상기 제2의 클럭 신호에의해 상기 데이타를 래치하고, 상기 클럭 신호가 언래치될때까지 적어도 상기 데이타를 계속해서 공급하는 제4의 래치수단, 상기 제4의 래치 수단으로 부터의 데이타를 일시적으로 저장하고, 상기 제2의 래치수단으로 부터의 상기 셀렉터 어드레스 데이타 신호에 포함된 비트수 및 파이프라인 동작 모드 선택 신호에 따라 선택적으로 액티베이트되고, 상기 데이타를 출력하는 셀렉터 수단을 포함하는 파이프라인 동작형 메모리 시스템.
  6. 특허청구의 범위 제1항에 있어서, 상기 제1의 신호 및 제2의 신호는 상기 메모리 시스템의 외부에서 공급되는 파이프라인 동작형 메모리 시스템.
  7. 특허청구의 범위 제1항에 있어서, 상기 제1 및 제2의 신호는 상기 메모리 시스템에 포함된 제1 및 제2의 신호 수단에서 공급되는 파이프라인 동작형 메모리 시스템.
  8. 특허청구의 범위 제7항에 있어서, 상기 제1의 신호 수단은 제2의 수단 및 상기 셀렉터 어드레스 신호가 변할때마다 상기 제1의 신호를 출력하는 어드레스 천이 검출 회로에 구비되는 파이프라인 동작형 메모리 시스템.
  9. 특허청구의 범위 제1항에 있어서, 상기 어드레스 스트로브 신호는 X어드레스 스트로브 신호 및 Y어드레스 스트로브 신호를 구비하고, 상기 Y어드레스 스트로브 신호는 정상 동작 모드에서 파이프라인 동작 사이클마다 변하고, 상기 Y어드레스 스트로브 신호는 상기 X어드레스 스트로브 신호의 인접하는 변화사이에서 독립적으로 변하는 파이프라인 동작형 메모리 시스템.
  10. 특허청구의 범위 제5항에 있어서, 상기 제1의 수단, 상기 제2의 수단, 상기 제4의 래치 수단 및 상기 셀렉터 수단의 각각의 수는 상기 제1의 입력 수단으로 부터의 셀렉터 어드레스 데이타 신호 출력에 포함된 비트수와 동일한 임의의 수인 파이프라인 동작형 메모리 시스템.
  11. 특허청구의 범위 제5항에 있어서, 상기 제1의 래치 수단 및 제3의 래치 수단은 파이프라인 동작 사이클에 대응하는 소정의 시간내에서 상기 제1의 신호로 동작하는 파이프라인 동작형 메모리 시스템.
  12. 래치수단을 갖고, 적어도 X어드레스를 고장하고, 어드레스 스트로브 신호에 따라 임의의 Y어드레스에 대한 데이타를 전송하는 고속 페이지 모드에서 파이프라이프라인 동작 사이클에 맞춰서 래치상태와 스루 상태로 상기 래치 수단을 교대로 설정하고, 적어도 하나의 데이타를 출력하도록 배치된 파이프라인 동작형 메모리 시스템에 있어서, 데이타를 선택하는 셀렉터 어드레스 신호를 받는 제1의 입력수단, 제1의 신호에 의해 상기 제1의 입력 수단으로 부터의 상기 셀렉터 어드레스 데이타 신호 출력을 래치하고, 어드레스 스트로브 신호에 따라 발생된 제어신호롤 상기 래치 상태를 제어하고, 제2의 신호에 의해 상기 셀렉터 어드레스 데이타 신호를 래치하고, 상기 셀렉터 어드레스 데이타가 언래치될때까지 상기 셀렉터 어드레스 데이타 신호를 출력하는 제1의 수단, 상기 데이타를 선택하는 X어드레스 신호 및 Y어드레스 신호와 상기 어드레스 스트로브 신호를 적어도 받는 제2의 입력수단, 상기 X어드레스 신호 및 상기 Y어드레스 신호를 받고, 상기 제1의 신호에 의해 상기 신호를 래치하고, 적어도 상기 X어드레스 신호 및 Y어드레스 신호에 의해 선택된 적어도 하나의 상기 데이타를 계속해서 공급하는 제2의 수단, 상기 제2의 신호에 의해 상기 제2의 수단으로 부터의 상기 데이타를 래치하고, 상기 제2의 신호가 언래치될때까지 적어도 상기 데이타를 계속해서 공급하는 제3의 수단, 상기 제3의 수단으로 부터의 데이타를 일시적으로 유지하고, 상기 제1의 수단으로 부터의 상기 셀렉터 어드레스 데이타 신호 출력에 포함된 비트수 및 파이프라인 동작 사이클에 따라 선택적으로 액티베이트되는 셀렉터 수단을 포함하는 파이프라인 동작형 메모리 시스템.
  13. 특허청구의 범위 제12항에 있어서, 상기 제1의 수단은 상기 셀렉터 어드레스 신호가 변할때마다 상기 제1의 신호를 출력하는 어드레스 천이 검출 회로, 상기 어드레스 스트로브 신호에 따라 제1의 제어 신호 및 제2의 제어 신호를 출력하는 모드 스위치 회로, 상기 제1의 신호에 의해 상기 셀렉터 어드레스 데이타 신호를 래치하여 상기 신호가 언래치될때까지 적어도 상기 셀렉터 어드레스 데이타 신호를 계속해서 출력하는 제1의 래치회로, 상기 제2의 신호에 의해 상기 제1의 래치 회로로부터의 상기 셀렉터 어드레스 데이타 신호를 래치하여 상기 신호가 언래치될때까지 적어도 상기 셀렉터 어드레스 데이타 신호를 계속해서 공급하는 제2의 래치 회로를 구비하는 파이프라인 동작형 메모리 시스템.
  14. 특허청구의 범위 제13항에 있어서, 상기 모드 스위치 회로는 상기 X어드레스 스트로브 신호 및 Y어드레스 스트로브 신호에서 상기 제2의 신호를 발생하도록 기능하는 파이프라인 동작형 메모리 시스템.
  15. 특허청구의 범위 제14항에 있어서, 상기 X어드레스 스트로브 신호는 고속페이지 모드에서 저 레벨을 유지하고, 상기 Y어드레스 스트로브 신호는 파이프라인 동작 사이클마다 변하는 파이프라인 동작형 메모리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291385B1 (ko) * 1999-06-16 2001-05-15 윤종용 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2817679B2 (ja) * 1995-09-20 1998-10-30 日本電気株式会社 半導体メモリ
US7681005B1 (en) * 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
DE10214123B4 (de) * 2002-03-28 2015-10-15 Infineon Technologies Ag Register zur Parallel-Seriell-Wandlung von Daten

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4597061B1 (en) * 1983-01-03 1998-06-09 Texas Instruments Inc Memory system using pipleline circuitry for improved system
US4685088A (en) * 1985-04-15 1987-08-04 International Business Machines Corporation High performance memory system utilizing pipelining techniques
US5086414A (en) * 1988-11-17 1992-02-04 Hitachi, Ltd. Semiconductor device having latch means
US5093809A (en) * 1989-04-21 1992-03-03 Siemens Aktiengesellschaft Static memory having pipeline registers
US5280597A (en) * 1990-03-30 1994-01-18 Mitsubishi Denki Kabushiki Kaisha Pipeline processor with self timed data transfer
JP3179788B2 (ja) * 1991-01-17 2001-06-25 三菱電機株式会社 半導体記憶装置
JP3178859B2 (ja) * 1991-06-05 2001-06-25 株式会社東芝 ランダムアクセスメモリ装置およびそのパイプライン・ページモード制御方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291385B1 (ko) * 1999-06-16 2001-05-15 윤종용 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로

Also Published As

Publication number Publication date
US5619455A (en) 1997-04-08
KR100257060B1 (ko) 2000-05-15
US5602782A (en) 1997-02-11
JPH05266652A (ja) 1993-10-15

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