KR970051398A - 메모리 장치의 테스트 회로 - Google Patents

메모리 장치의 테스트 회로 Download PDF

Info

Publication number
KR970051398A
KR970051398A KR1019950047583A KR19950047583A KR970051398A KR 970051398 A KR970051398 A KR 970051398A KR 1019950047583 A KR1019950047583 A KR 1019950047583A KR 19950047583 A KR19950047583 A KR 19950047583A KR 970051398 A KR970051398 A KR 970051398A
Authority
KR
South Korea
Prior art keywords
test
memory cells
signal
response
memory
Prior art date
Application number
KR1019950047583A
Other languages
English (en)
Other versions
KR0170210B1 (ko
Inventor
백상현
이동순
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950047583A priority Critical patent/KR0170210B1/ko
Priority to US08/757,970 priority patent/US5917832A/en
Publication of KR970051398A publication Critical patent/KR970051398A/ko
Application granted granted Critical
Publication of KR0170210B1 publication Critical patent/KR0170210B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 메모리 장치의 테스트 회로를 공개한다. 그 회로는 복수개의 워드라인에 연결된 복수개의 메모리셀들, 테스트 모드시에 테스트 입력신호 및 복수개의 메모리 셀의 좌측 메모리 셀로부터 독출되는 신호들을 각각 선택하고, 정상 모드시에 복수개의 메모리 셀로 입력되는 신호들을 선택하여 출력하기 위한 복수개의 선택수단들, 테스트 모드시에 복수개의 선택수단들로부터 출력되는 신호들을 쉬프트 신호에 응답하여 테스트입력신호 및 복수개의 메모리 셀의 좌측 메모리 셀로부터 독출되는 신호들을 각각 복수개의 메모리셀들에 저장하고 정상 모드시에 제1제어신호에 응답하여 입력되는 값들을 각각 복수개의 메모리 셀들에 저장하기 위한 복수개의 제1레지스터들, 테스트 모드시에 보교수개의 메모리 셀들에 저장딘 데이타를 래치신호에 응답하여 래치하고 정상모드시에 제2제어신호에 응답하여 복수개의 메모리 셀들에 저장된 데이타를 래치하고 테스트 출력신호를 발생하기 위한 복수개의 제2레지스터들, 및 자기 테스트 제어회로로 구성되어 있다. 따라서, 칩내부에 스탠을 사용하지 않으면서, 비동기형 메모리와 메모리 제어회로와의 직렬 인터페이스가 가능하다.

Description

메모리 장치의 테스트 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 메모리 장치의 테스트 회로를 나타내는 것이다.

Claims (1)

  1. 복수개의 워드라인에 연결된 복수개의 메모리 셀들; 테스트 모스시에 테스트 입력신호 및 상기 복수개의 메모리셀의 좌측 메모리 셀로부터 독출되는 신호들을 각각 선택하고, 정상 모드시에 상기 복수개의 메모리 셀로 입력되는 신호들을 선택하여 출력하기 위한 복수개의 선택수단들; 상기 테스트 모드시에 상기 복수개의 선택수단들로부터 출력되는 신호들을 쉬프트 신호에 응답하여 상기 테스트 입력신호 및 상기 복수개의 메모리 셀의 좌측 메모리 셀로부터 독출되는 신호들을 각각 상기 복수개의 메모리 셀들에 저장하고 상기 정상 모드시에 제1제어신호에 응답하여 상기 입력되는 신호들을 각각 상기 복수개의 메모리 셀들에게 저장하기 위한 복수개의 제1레지스터들; 상기 테스트 모드시에 상기 복수개의 메모리 셀들에 저장된 데이타를 래치신호에 응답하여 래치하고 상기 정상 모드시에 제2제어신호에 응답하여 상기 복수개의 메모리 셀들에 저장된 데이타를 래치하고, 테스트 출력신호를 발생하기 위한 복수개의 제2레지스터들; 및 상기 테스트 출력신호를 입력하고 상기 테스트 입력신호를 발생하기 위한 자기 테스트 제어회로를 구비하여 상기 복수개의 워드라인의 각각의 워드라인에 연결된 메모리 셀들에 대하여 테스트를 수행하는 것을 특징으로 하는 메모리 장치의 테스트 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950047583A 1995-12-07 1995-12-07 메모리 장치의 테스트 회로 KR0170210B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019950047583A KR0170210B1 (ko) 1995-12-07 1995-12-07 메모리 장치의 테스트 회로
US08/757,970 US5917832A (en) 1995-12-07 1996-12-05 Self-test circuit and method utilizing interlaced scanning for testing a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950047583A KR0170210B1 (ko) 1995-12-07 1995-12-07 메모리 장치의 테스트 회로

Publications (2)

Publication Number Publication Date
KR970051398A true KR970051398A (ko) 1997-07-29
KR0170210B1 KR0170210B1 (ko) 1999-03-30

Family

ID=19438388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950047583A KR0170210B1 (ko) 1995-12-07 1995-12-07 메모리 장치의 테스트 회로

Country Status (2)

Country Link
US (1) US5917832A (ko)
KR (1) KR0170210B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1185562A (ja) * 1997-09-04 1999-03-30 Oki Electric Ind Co Ltd 半導体集積回路
US6557127B1 (en) 2000-02-28 2003-04-29 Cadence Design Systems, Inc. Method and apparatus for testing multi-port memories
US7761754B1 (en) 2008-03-25 2010-07-20 Altera Corporation Techniques for testing memory circuits
US7908535B2 (en) * 2009-06-30 2011-03-15 Texas Instruments Incorporated Scan testable register file
US10460822B2 (en) * 2017-08-23 2019-10-29 Arm Limited Memory with a controllable I/O functional unit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493077A (en) * 1982-09-09 1985-01-08 At&T Laboratories Scan testable integrated circuit
JPS63276795A (ja) * 1986-12-16 1988-11-15 Mitsubishi Electric Corp 可変長シフトレジスタ
JP2522140B2 (ja) * 1992-11-18 1996-08-07 日本電気株式会社 論理回路
US5504756A (en) * 1993-09-30 1996-04-02 Intel Corporation Method and apparatus for multi-frequency, multi-phase scan chain
US5715255A (en) * 1994-11-21 1998-02-03 Texas Instruments Incorporated Low overhead memory designs for IC terminals

Also Published As

Publication number Publication date
US5917832A (en) 1999-06-29
KR0170210B1 (ko) 1999-03-30

Similar Documents

Publication Publication Date Title
US5631577A (en) Synchronous dual port RAM
KR950004854B1 (ko) 반도체 메모리 장치
KR890013648A (ko) 내부적으로 기입신호발생기능을 갖는 반도체 메모리장치
KR950034253A (ko) 병렬 출력 데이타 경로를 가진 동기 메모리
KR960012013A (ko) 동기형 반도체 기억 장치
KR950012663A (ko) 경계주사 테스트 회로를 가진 반도체 장치
KR970067348A (ko) 향상된 동기식 판독 및 기록 가능한 반도체 메모리
KR880013168A (ko) 반도체 기억장치
KR870009384A (ko) 반도체 기억 장치
KR920013472A (ko) 반도체 기억장치
KR880014572A (ko) 독출 데이타의 에러 검사 및 교정 기능을 갖는 반도체 메모리 장치
KR940016225A (ko) 반도체 기억장치
KR950015397A (ko) 반도체 메모리장치의 멀티비트 테스트회로 및 그 방법
KR950034777A (ko) 반도체 기억장치
KR950009279A (ko) 메모리 시험을 실시하는 반도체 메모리 장치
KR910001771A (ko) 반도체 메모리 장치
KR950015399A (ko) 비트 단위 데이타의 입력 및 출력용 반도체 메모리 장치
KR860009422A (ko) 기억회로
KR920022307A (ko) 판독 전용 반도체 메모리 장치
KR920010650A (ko) 프로그래머블 집적회로
KR100255511B1 (ko) 이중센싱출력경로를구비한동기화메모리장치
KR870009392A (ko) 반도체 기억장치
KR970051398A (ko) 메모리 장치의 테스트 회로
KR960025777A (ko) 프리챠지 회로를 갖는 반도체 메모리 디바이스
KR970029843A (ko) 반도체 메모리

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081001

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee