KR860009422A - 기억회로 - Google Patents

기억회로 Download PDF

Info

Publication number
KR860009422A
KR860009422A KR1019860004000A KR860004000A KR860009422A KR 860009422 A KR860009422 A KR 860009422A KR 1019860004000 A KR1019860004000 A KR 1019860004000A KR 860004000 A KR860004000 A KR 860004000A KR 860009422 A KR860009422 A KR 860009422A
Authority
KR
South Korea
Prior art keywords
circuit
data
latch
signal line
mode
Prior art date
Application number
KR1019860004000A
Other languages
English (en)
Other versions
KR900008303B1 (ko
Inventor
료오이찌 구리하라
히로아끼 아오쓰
도시히꼬 오구라
고오이찌 기무라
다다시 고오다
다다시 교오다
히로미찌 에노모도
Original Assignee
가부시기가이샤 히다찌세이사꾸쇼
미다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 히다찌세이사꾸쇼, 미다 가쓰시게 filed Critical 가부시기가이샤 히다찌세이사꾸쇼
Publication of KR860009422A publication Critical patent/KR860009422A/ko
Application granted granted Critical
Publication of KR900008303B1 publication Critical patent/KR900008303B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음

Description

기억회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본원 발명의 실시예인 기억회로의 블록도.
제2도는 시프트 레지스터(8)의 내부 구성을 나타낸 블록도.
제3도는 제1도에 나타낸 실시예의 한쪽의 모우드 하에서의 동작을 설명하는 타임차아트.

Claims (6)

  1. 복수비트의 데이터를 동시에 독출할 수 있는 메모리 셀 어레이(Memory cell array)와, 독출된 상기 데이터비트를 유지하는 데이터 래치회로와, 2개의 모우드의 어느 하나를 지정하는 신호가 유지되는 신호선과, 상기 신호선에 접속되어, 상기 신호선이 제1의 모우드를 지정할 때 상기 데이터 래치회로가 유지하는 데이터 비트는 복수의 데이터비트씩 선택해서 동시에 출력되도록 제어하며, 상기 신호선이 제2의 모우드를 지정할 때 상기 데이터 래치회로가 유지하는 데이터비트는 1비트씩 직렬로 출력되도록 제어하는 회로를 설치한 것을 특징으로 하는 기억회로.
  2. 제1항에 있어서, 상기 제어회로는 상기 데이터 래치호로의 복수의 비트위치를 선택함으로써 복수의 데이터비트를 동시에 출력시키는 선택회로와, 상기 선택회로에 접속되어 상기 신호선이 제1의 모우드를 지정할 때 상기 선택회로가 선택한 데이터비트를 그대로 병렬출력시키며, 상기 신호선이 제2의 모우드를 지정할 때 상기 선택회로가 선택한 데이터비트를 병렬-직렬 변환하여 1비트 직렬출력시키는 시프트 레지스터를 포함하는 것을 특징으로 하는 기억회로.
  3. 제1항에 있어서, 상기 기억회로는 다시 외부에서 입력되는 기능 코오드를 일시 기억하는 코오드래치와, 상기 코오드 래치의 내용을 데코오드하는 데코오더와, 상기 데코오더의 출력을 유지하는 모우드래치를 가지며, 상기 신호선은 상기 모우드래치에 접속되는 것을 특징으로 하는 기억회로.
  4. 복수비트의 데이터를 동시에 기입할 수 있는 메모리셀어레이와, 기입해야 할 상기 데이터비트를 유지하는 데이터 래치회로와, 2개의 모우드의 어느 한쪽을 지정하는 신호가 위지되는 신호선과, 상기 신호선에 접속되어, 상기 신호선이 제1의 모우드를 지정할 때, 상기 데이터래치회로에 입력해야 할 데이터비트가 복수의 데이터비트씩 선택하여 동시에 입력되도록 제어하며, 상기 신호선이 제2의 모우드를 지정할 때 상기 데이터 래치회로에 대해 데이터비트가 1비트씩 직렬로 입력되도록 제어하는 회로를 설치한 것을 특징으로 하는 기억회로.
  5. 제4항에 있어서, 상기 제어회로는 상기 데이터 래치회로의 복수의 비트위치를 선택함으로써 복수의 데이터 비트를 동시에 입력시키는 선택회로와, 상기 선택회로에 접속되어 상기 신호선이 제1의 모우드를 지정할 때 병렬입력된 데이터비트를 그대로 상기 선택회로에 입력시키며, 상기 신호선이 제2의 모우드를 지정할 때 1비트씩 직렬로 입력된 데이터비트를 직렬-병렬 변환하여 상기 선택회로에 입력시키는 시프트레지스터를 포함하는 것을 특징으로 하는 기억회로.
  6. 제4항에 있어서, 상기 기억회로는 다시 외부에서 입력되는 기능코오드를 일시 기억하는 코오드래치와, 상기 코오드래치의 내용을 데코오드하는 데코오더와, 상기 데코오더의 출력을 유지하는 모우드 래치를 가지며, 상기 신호선은 상기 모우드래치에 접속되는 것을 특징으로 하는 기억회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860004000A 1985-05-22 1986-05-22 기억회로 KR900008303B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP85-108107 1985-05-22
JP60108107A JPS61267148A (ja) 1985-05-22 1985-05-22 記憶回路
JP108107 1985-05-22

Publications (2)

Publication Number Publication Date
KR860009422A true KR860009422A (ko) 1986-12-22
KR900008303B1 KR900008303B1 (ko) 1990-11-12

Family

ID=14476062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860004000A KR900008303B1 (ko) 1985-05-22 1986-05-22 기억회로

Country Status (3)

Country Link
US (1) US4757473A (ko)
JP (1) JPS61267148A (ko)
KR (1) KR900008303B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63136391A (ja) * 1986-11-27 1988-06-08 Nec Corp 半導体メモリ装置
JPS63163645A (ja) * 1986-12-26 1988-07-07 Ricoh Co Ltd 二次元配列メモリ装置
US5329489A (en) * 1988-03-31 1994-07-12 Texas Instruments Incorporated DRAM having exclusively enabled column buffer blocks
EP0363031B1 (en) * 1988-09-20 1994-11-17 Fujitsu Limited Serial input/output semiconductor memory
JPH02143979A (ja) * 1988-11-25 1990-06-01 Matsushita Electric Works Ltd 半導体メモリ
JPH07101554B2 (ja) * 1988-11-29 1995-11-01 三菱電機株式会社 半導体記憶装置およびそのデータ転送方法
US5198804A (en) * 1989-07-17 1993-03-30 Matsushita Electric Industrial Co., Ltd. Video memory with write mask from vector or direct input
US5293637A (en) * 1989-10-13 1994-03-08 Texas Instruments Distribution of global variables in synchronous vector processor
JPH03237680A (ja) * 1990-02-13 1991-10-23 Mitsubishi Electric Corp 半導体メモリ装置
JPH0821233B2 (ja) 1990-03-13 1996-03-04 株式会社東芝 画像メモリおよび画像メモリからデータを読み出す方法
US6751696B2 (en) 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5995443A (en) * 1990-04-18 1999-11-30 Rambus Inc. Synchronous memory device
DE4024724A1 (de) * 1990-08-03 1992-02-13 Samsung Electronics Co Ltd Dateneingabeschaltung einer dual-port-speichervorrichtung
FR2667688B1 (fr) * 1990-10-05 1994-04-29 Commissariat Energie Atomique Circuit d'acquisition ultrarapide.
JPH07130166A (ja) * 1993-09-13 1995-05-19 Mitsubishi Electric Corp 半導体記憶装置および同期型半導体記憶装置
US6891894B1 (en) 1999-11-18 2005-05-10 Lg Electronics Inc. Method for decoding and displaying digital broadcasting signals
US7149824B2 (en) * 2002-07-10 2006-12-12 Micron Technology, Inc. Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4402067A (en) * 1978-02-21 1983-08-30 Moss William E Bidirectional dual port serially controlled programmable read-only memory
US4639890A (en) * 1983-12-30 1987-01-27 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing selectable cascaded serial shift registers

Also Published As

Publication number Publication date
KR900008303B1 (ko) 1990-11-12
JPS61267148A (ja) 1986-11-26
US4757473A (en) 1988-07-12

Similar Documents

Publication Publication Date Title
KR860009422A (ko) 기억회로
KR950004854B1 (ko) 반도체 메모리 장치
KR890004318A (ko) 온-칩 입력 데이타 레지스터를 갖고 있는 해독/기입 메모리
KR930020467A (ko) 불휘발성 반도체 기억장치
KR930001222A (ko) 2-가/n-가 변환 유니트를 포함하는 기억장치
KR930014577A (ko) 반도체 기억장치
KR950015373A (ko) 메모리장치 및 직·병렬 데이터 변환회로
KR880009521A (ko) 디지탈 메모리 시스템
KR900010561A (ko) 듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법
KR940004820A (ko) 반도체 메모리 장치
KR910001777A (ko) 속도변환용 라인 메모리
KR910015999A (ko) 반도체 메모리장치
KR920010650A (ko) 프로그래머블 집적회로
KR930020459A (ko) 간단화된 제어하에서 필요한 데이터를 융통성좋게 출력할 수 있는 반도체 메모리장치 및 동작방법
KR960015230A (ko) 반도체 기억 장치
US5269012A (en) Stack memory system including an address buffer for generating a changed address by inverting an address bit
KR920020308A (ko) 표시 제어기
KR930006722A (ko) 반도체 기억장치 및 그 출력제어 방법
KR920007187A (ko) 반도체 기억장치
KR880011656A (ko) 레지스터 회로
KR860009421A (ko) 논리기능을 가진 기억회로
KR970051398A (ko) 메모리 장치의 테스트 회로
KR910003660A (ko) 벡터 또는 직접입력의 기록마스크를 갖춘 비데오 메모리
KR970060223A (ko) 반도체 기억 장치 및 그 제어 방법
US5577005A (en) Circuit for using chip information

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010817

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee