KR880009521A - 디지탈 메모리 시스템 - Google Patents

Abstract

내용 없음.

Description

디지탈 메모리 시스템

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제 1 도는 본 발명의 실시예를 포함하는 메모리 시스템의 블록 다이아그램.

Claims (8)

1. 단일 집적 회로로서 실현된 디지탈 메모리 시스템에 있어서, 각 블록이 유일한 어드레스 값을 가지고 있는 블록식 데이타 저장 배열 (50)과, 적어도 비-직렬 판독 어드레스 값 및 비트-직렬 시스템 제어 값이 메모리 시스템으로 인가되는 어드레스 입력 단자(SAD)와, 상기 어드레스 입력 단자에 결합되어 상기 비트-직렬 판독 어드레스 값을 보유하는 어드레스 레지스터 수단(24)과, 상기 저장된 판독 어드레스 값을 증분하기 위해 상기 어드레스 레지스터 수단에 결합된 수단(32)과, 메모리 출력 포트(DO) 및, 상기 제어 값에 응답하여, 저장된 판독 어드레스 값을 갖는 블록내에서 보유된 데이타및 증분된 저장 어드레스 값을 갖는 블록내에서 보유된 데이타를 상기 메모리 출력 포트에서 순차적으로 제공하기 위해 상기 저장된 판독 어드레스 값 및 상기 증분된 저장 어드레스 값으로 연속하여 데이타 저장 배열을 선택적으로 어드레스하는 제어 수단(22, 30, 31, 46, 46)을 구비하는 것을 특징으로 하는 디지탈 메모리 시스템.
2. 데이타 저장 소자의 개별적으로 어드레스 가능한 다수의 블록으로서 배열된 데이타 저장 소자의 배열을 포함하며, 여기에서 각 블록은 B개별 데이타 값(여기에서 B는 양의 정수)을 보유하기에 충분한 수의 데이타 저장 소자를 포함하며, 상기 데이타 저장 소자의 배열내로 데이타를 저장하며 그로부터 데이타를 검색하는 회로인 제1항에 있어서, 상기 개별적으로 어드레스 가능한 데이타 저장 소자의 블록중의 한 블록에 대응하는 N-비트 어드레스 값을 보유하는 어드레스 레지스터 수단과, N과 M이 양의 정수인 N-비트 어드레스 값 및 M-비트 제어 값을 포함하는 비트-직렬 제어 신호를 인가하는 제어 신호 입력 단자와, 상기 제어 신호 입력 단자에 결합되어 상기 어드레스 레지스터 수단에서 상기 제어 신호의 N-비트 어드레스 값 성분을 저장하는 수단과, 상기 어드레스 레지스터 수단과 상기 데이타 저장 소자의 배열에 결합되어 있으며 상기 M-비트 제어값에 응답하여, 상기 어드레스 레지스터 수단에서 저장된 N-비트 어드레스 값에 대응하는 데이타 저장 소자의 블록내에 보유된 B데이타 값을 제공하기 위해 상기 데이타 저장 소자의 배열을 선택적으로 조절하는 메모리 판독 수단과, 데이타 출력 클럭 신호원 및, 상기 메모리 판독 수단과 상기 데이타 저장소자의 배열에 결합되어 있으며, 상기 데이타 저장 소자의 배열에 의해 제공된 B데이타 값을 병렬로 저장하며 상기 데이타 클럭 신호와 동기적으로 직렬 출력포트를 통하여 상기 B데이타 값을 제공하기 위한 병렬입력 포트 및 직렬 출력 포트를 갖는 시프트 레지스터 수단을 포함하는 수단을 구비하는 것을 특징으로 하는 디지탈 메모리 시스템.
3. 제 2 항에 있어서, 상기 N-비트 어드레스 값을 상기 어드레스 레지스터 수단에 선택적으로 저장하는 상기 수단은, 어드레스 로드 클럭 신호원과, 상기 제어 신호 입력 단자에 결합된 직렬 입력 단자 및 상기 어드레스 레지스터 수단에 결합된 병렬 출력 포트를 가지고 있으며, 상기 어드레스 로드 클럭 신호에 응답하여 상기 비트-직렬 제어 신호를 저장하는 시프트 레지스터 수단 및, 상기 시프트 레지스터 수단과 상기 어드레스 레지스터 수단에 결합되어 있으며, 상기 N-비트 어드레스 값을 상기 시프트 레지스터 수단으로부터 상기 어드레스 레지스터 수단으로 전송하는 제어 수단을 포함하는 것을 특징으로 하는 디지탈 메모리 시스템.
4. 제 2 항에 있어서, 상기 메모리 판독 수단은 제어값중의 다른 M-1비트를 제외하고 상기 M비트 제어값의 M비트중의 하나에 응답하여, 상기 어드레스 레지스터 수단에 저장된 N-비트 어드레스 값에 대응하는 데이타 저장 소자의 블록에서 보유된 B데이타 값을 선택적으로 판독하는 것을 특징으로 하는 디지탈 메모리 시스템.
5. 데이타 저장 소자의 개별적으로 어드레스 가능한 다수의 블록으로서 배열된 데이타 저장 소자의 배열을 포함하며, 여기에서 각각의 블록은 B가 양의 정수인 B개별 데이타 값을 보유하기에 충분한 수의 데이타 저장 소자를 포함하며, 상기 데이타 저장 소자의 배열내로 데이타를 저장하며 그로부터 데이타를 검색하는 회로인 제1항에 있어서, 상기 데이타 저장 소자의 블록중의 한 블록에 대응하는 N-비트 어드레스 값을 보유하는 기록 어드레스 레지스터 수단과, 상기 데이타 저장 소자의 블록중의 한 블록에 대응하는 N-비트 어드레스 값을 보유하는 판독 어드레스 레지스터 수단과, N-비트 기록 어드레스 값, N-비트 판독 어드레스 값 및 M이 양의 정수인 M-비트 제어값을 포함하는 비트-직렬 제어값을 인가하는 제어 신호 입력단자와, 상기 제어 신호 입력 단자에 결합되어 있으면서 상기 N-비트 기록 어드레스 값을 상기 기록 어드레스 레지스터 수단에 저장하고 상기 N-비트 판독 어드레스 값을 상기 판독 어드레스 레지스터 수단에 저장하는 수단과, 데이타 입력 클럭 신호원과, 상기 데이타 입력 클럭 신호의 B연속 펄스와 동기적으로 B연소 데이타 값을 저장하여 상기 B데이타 값을 병렬 출력 포트에서 병렬로 제공하기 위한 직렬 입력 포트 및 병렬 출력 포트를 갖는 시프트 레지스터 수단을 포함하는 입력 버퍼 수단과, 상기 판독 및 기록 어드레스 레지스터 수단에 결합되어 있으면서 일련의 제1예정 값중의 하나인 상기 M-비트 제어값에 응답하여, 상기 기록 어드레스 레지스터 수단에서 보유된 어드레스 값에 대응하는 데이타 저장 소자의 블록내로 상기 입력 버퍼 수단에 의해 제공된 B데이타 값을 저장하도록 상기 데이타 저장 소자의 배열을 조절하며, 일련의 제2예정값중의 하나인 상기 M-비트 제어값에 응답하여, 상기 판독 어드레스 레지스터 수단에 저장된 어드레스 값에 대응하는 데이타 저장 소자의 블록에서 보유된 B데이타 값을 제공하도록 상기 데이타 저장소자의 배열을 조절하는 메모리 순차 수단과, 데이타 출력 클럭 신호원 및, 상기 메모리 순차 수단과 상기 데이타 저장 소자의 배열에 결합되어 있으면서, 상기 데이타 저장 소자의 배열에 의해 제공된 B데이타 값은 병렬로 저장하며 상기 데이타 출력 클럭 신호와 동기적으로 직렬 출력 포트를 통해 상기 저장된 B데이타값을 제공하는 병렬 입력 포트 및 직렬 출력 포트를 갖는 출력 시프트 레지스터 수단을 포함하는 출력 버퍼 수단을 구비하는 레지스터 수단을 포함하는 출력 버퍼 수단을 구비하는 것을 특징으로 하는 디지탈 메모리 시스템.
6. 제 5 항에 있어서, 상기 N-비트 판독 및 기록 어드레스 값을 상기 각 판독 및 기록 어드레스 레지스터 수단에 저장하는 상기 수단은, 어드레스 로드 클럭 신호원과, 상기 제어 신호 입력 단자에 결합된 직렬 입력 단자 및, 상기 기록 및 판독 어드레스 레지스터 수단에 각기 결합된 제1 및 제2병렬 출력 포트를 가지고 있으며, 상기 비트-직렬 제어 신호를 저장하기 위해 상기 어드레스 로드 클럭 신호에 응답하는 시프트 레지스터 수단 및 상기 시프트 레지스터 수단과 상기 판독 및 기록 어드레스 레지스터 수단에 결합되어 있으면서, 상기 시프트 레지스터 수단의 각각의 제1 및 제2병렬 출력 포트에서 제공된 N-비트 기록 및 판독 어드레스 값을 저장하도록 상기 각각의 기록 및 판독 어드레스 레지스터 수단을 조절하는 제어 수단을 포함하는 것을 특징으로 하는 디지탈 메모리 시스템.
7. 제 5 항에 있어서, 상기 메모리 순차 수단은 상기 M-비트 제어 값의 M비트중의 제1비트에 응답하여 상기 입력 버퍼 수단에 의해 제공된 B데이타 값을 저장하도록 상기 데이타 저장소자의 배열을 조절하며 상기 M-비트 제어 값의 M비트중의 제2비트에 응답하여 상기 판독 어드레스 값에 대응하는 데이타 저장 소자의 블록에서 보유된 B데이타 값을 제공하도록 상기 데이타 저장 소자의 배열을 조절하는 것을 특징으로 하는 디지탈 메모리 시스템.
8. 비디오 신호용의 제 1 항에 있어서, 픽셀 값 저장 소자의 개별적으로 어드레스 가능한 다수의 블록으로서 배열된 픽셀 값 저장 소자의 배열을 포함하며, 여기에서 각각의 상기 블록은 B가 양의 정수인 B픽셀 값을 보유하기에 충분한 수의 픽셀 값 저장 소자를 포함하는 픽셀 값 저장 수단과, 픽셀 값을 메모리 시스템으로 인가하는 픽셀 값 입력 포트와, 픽셀 값 입력 클럭 신호원과, 상기 픽셀 값 입력 포트에 결합된 직렬 입력 포트 및 상기 픽셀 값 저장 수단에 결합된 병렬 출력 포트를 가지고서 상기 픽셀 값 입력 클럭 신호와 동기적으로 상기 픽셀 값 입력 포트로 인가된 B연속 픽셀 값을 저장하며 상기 B픽셀 값을 상기 병렬 출력 포트를 통하여 상기 픽셀 값 저장 수단에 공급하는 입력 버퍼 수단과, 상기 비디오 메모리 시스템으로부터 검색된 픽셀 값을 제공하는 픽셀 값 출력 포트와, 픽셀 값 출력 클럭 신호원과, 상기 픽셀 값 저장 수단에 결합된 병렬 입력 포트 및 상기 픽셀 값 출력 포트에 결합된 직렬 출력포트를 가지고 있으며 출력 데이타 전송 신호에 응답하여 상기 픽셀 값 저장 수단에 의해 제공된 픽셀 값을 저장하며 상기 픽셀 값 출력 클럭 신호와 동기적으로 상기 픽셀 값 출력 포트에서 예정된 순차대로 상기 픽셀 값 저장 수단에 의해 제공된 픽셀 값을 공급하는 출력 버퍼 수단과, 상기 입력 버퍼 수단으로부터 상기 픽셀 값 저장 수단으로 그리고 상기 픽셀 값 저장 수단으로부터 상기 출력 버퍼 수단으로 픽셀 값의 전송을 제어하는 메모리 제어 수단을 구비하며, 상기 메모리 제어수단은, 상기 픽셀 값 저장 수단의 픽셀 값 저장 소자의 개별적으로 어드레스 가능한 블록중의 한 블록에 대응하는 N-비트 어드레스 값을 보유하는 입력 어드레스 레지스터 수단과, 상기 픽셀 값 저장 수단의 픽셀 값 저장 소자의 개별적으로 어드레스 가능한 블록중의 한 블록에 대응하는 B-비트 어드레스 값을 보유하는 출력 어드레스 레지스터 수단과, N과 M이 양의 정수인 N-비트 입력 어드레스 값, N-비트 출력 어드레스값 및 M-비트 제어 값을 포함하는 비트-직렬 제어 신호를 인가하는 제어 신호 입력 단자와, 어드레스-로드 클럭 신호원과, 상기 제어 신호 입력 단자에 결합된 직렬 입력 단자, 및 상기 입력 및 출력 어드레스 레지스터 수단에 각기 결합된 제1 및 제2병렬 출력 포트를 가지고 있으며, 상기 어드레스 로드 클럭 신호에 응답하며 상기 비트-직렬 제어 신호를 저장하는 시프트 레지스터 수단과, 상기 시프트 레지스터 수단과 상기 입력 및 출력 어드레스 레지스터 수단에 결합되어, 상기 시프트 레지스터 수단에 의해 제공된 각각의 N-비트 입력 및 출력 어드레스 값을 저장하도록 상기 각각의 입력 및 출력 어드레스 레지스터 수단을 조절하는 어드레스 제어 수단 및, 상기 입력 및 출력 어드레스 레지스터 수단과, 상기 입력 및 출력 상기 픽셀 저장 소자의 배열에 결합되어 있으며, 제1세트의 예정된 값중의 한 값을 갖는 상기 시프트 레지스터 수단내 M-비트 제어 값에 응답하여 상기 입력 버퍼 수단의 출력 포트에서 유용한 픽셀 값을 상기 입력 어드레스 레지스터에 의해 보유된 어드레스 값에 대응하는 상기 픽셀 값 저장 수단의 픽셀 값 저장 소자의 블록으로 전송하며, 제2세트의 예정된 값중의 한 값을 갖는 상기 시프트 레지스터수단내 M-비트 제어 값에 응답하여, 상기 출력 어드레스 레지스터에 의해 보유된 어드레스 값에 대응하는 상기 픽셀 값 저장 수단의 픽셀 값 저장 소자의 블록에서 픽셀 값을 상기 출력 버퍼 수단으로 전송하는 메모리 순차 수단을 구비하는 것을 특징으로하는 디지탈 메모리 시스템.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.