KR960032930A - 데이터 전송 회로 - Google Patents
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Abstract
데이터 전송 회로는 스위치 회로 및 시프트 레지스터를 포함한다. 스위치 회로는 병렬로 고정 데이터 또는 병력의 입력 데이터를 선택하고 상기 선택된 데이터를 출력한다. 시프트 레지스터는 2개의 모드를 가진다. 제1모드에서, 스위치 회로에 의해 선택되고 출력된 데이터는 병렬 연결된 시프트 레지스터로 로드된다. 제2모드에서, 로드된 데이터는 직렬 연결된 시프트 레지스트로부터 출력된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 블럭도,
제2도는 본 발명의 실시예에서 사용된 신호의 타이밍 챠트를 도시한 도면,
제3도는 본 발명의 실시예의 일부를 도시한 회로도,
제4도는 제3도에 도시한 부분과 연결되는 본 발명의 실시예의 다른 부분을 도시한 회로도.
Claims (3)
- 고정 데이터(fixed data) 및 입력 데이터를 포함한 신호를 생성하기 위한 데이터 전송 회로에 있어서, 병렬 입력 데이터 또는, 자신의 각각의 비트가 고 레벨 신호 라인 또는 저 레벨 신호 라인에 접속되게 형성되는 병렬 고정 데이터를 선택하여, 그 선택된 데이터를 출력하기 위한 스위치 회로, 및 상기 스위치 회로에 의해 선택되어 출력된 데이터를 병렬로 로딩(loading) 시키기 위한 제1모드와, 상기 로드된 데이터를 직렬로 출력시키기 위한 제2모드를 가진 시프트 레지스터를 구비한 것을 특징으로 하는 데이터 전송 회로.
- 제1항에 있어서, 상기 시프트 레지스터는 일-대-일 대응 관계를 가진 상기 고정 데이터 또는 상기 입력 데이터의 비트에 대응하는 플립-플롭을 가지며, 상기 플립-플롭은 상기제1모드에서 서로 분리되며, 상기 플립-플롭은 상기 제2모드에서 종속 접속되는 것을 특징으로 하는 데이터 전송 회로.
- 제1항에 있어서, 직렬 입력 및 병렬 출력을 가진 부가의 시프트 레지스터, 및 상기 부가의 시프트 레지스터의 출력을 수신하기 위한 버퍼 메모리를 더 구비하며, 입력 데이터는 상기 부가의 시프트 레지스터에 직렬로 공급되며, 상기 병렬 입력 데이터는 상기 버퍼 메모리로부터 출력되는 것을 특징으로 하는 데이터 전송 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
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Family Applications (1)
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