CN1134072A - 数据传送电路 - Google Patents

Abstract

一种数据传送电路包括一个开关电路和一个移位寄存器。该开关电路选择并行固定数据或并行输入数据，和输出该所选择数据。所述移位寄存器具有两种方式。在第一种方式中，有该开关电路选择和输出的数据以并行方式被装入该移位寄存器。在第二种方式中，被装入的数据从该移位寄存器以串方式被输出。

Description

数据传送电路

本发明涉及电话，更确切地说涉及一种最适于无绳电话或类似设备的数据传送电路。

在无绳电话中，诸如一旦当手机请求在其与基站单元之间连接以便始发呼叫和当该基站单元请求在其与手机之间连接以便端接呼叫时，指示请求和各种参数的命令信号就在所述基站单元与手机之间传送。

图7示出了这样一种命令信号CMND的格式的例子。信号CMND包括在头部的16比特位同步信号BSYN，和其后的16比特帧同步信号FSYN。同步信号BSYN和FSYN已被分别规定了比特图形。从手机发送到基站的帧同步信号FSYN其比特图形不同于从基站发送到手机的帧同步信号FSYN。

命令信号CMND还包括在信号FSYN后面的25比特系统识别码SYID，SYID的12比特差错校验码ECC，和5字节控制码CTRL。系统识别码SYID用于将本地单元与远端单元区别开。在控制码CTRL中，第一字节表示用于手机和基站的控制，而第二至第五字节表示与第一字节相关的参数或数据。

当手机或基站接收到命令信号CMND时，对包含在该命令信号CMND中的识别码SYID是否与存储在本地单元中的识别码相一致进行检查。仅当它们一致时，该命令信号CMND被确定为有效。否则，被确定为无效。为简洁起见，在下面的描述中，从识别码SYID到控制码CTRL的数据范围被称作用户数据USRD。

例如，在图8所示的一种数据传送电路中可获得上述的命令信号CMND。

这里提供有16比特存储器11至13(具有串行输入和串行输出的移位寄存器)。位同步信号BSYN被按排在存储器11中，用于基站的帧同步信号FSYN被按排在存储器12中，而用于手机的帧同步信号FSYN被按排在存储器13中。

还提供有一个具有串行输入和并行输出的16位移位寄存器14，具有并行输入和串行输出16位缓冲存储器15，和一个用于数据传送的具有串行输入和串行输出的16位移位寄存器16。

还提供有一个定时发生器19以及开关电路17和18。来自定时发生器19的信号输出被提供到开关电路17和18作为控制信号。也在定时发生器中产生的移位时钟SHFT被提供到存储器11至13和移位寄存器16。

当一微型计算机(未示出)发送一指示允许或方向、以形成命令信号CMND的信号给定时发生器19时，开关电路18在相应于移位时钟SHFT的最初16个时钟周期T1期间连接到存储器11。

因而，存储在存储器11中的位同步信号BSYN被取出并在最初16个时钟周期T1期间经开关电路18被施加到移位寄存器16。

在第二个16个时钟周期T2期间，如果所述传送电路被提供给基站，则开关电路18连接到存储器12，而如果所述传送电路被提供给手机，则开关电路18连接到存储器13。

因而，存储在存储器12中的用于基站的帧同步信号FSYN或存储在存储器13中的用于手机的帧同步信号FSYN被取出并在第二个16个时钟周期T2期间经开关电路18被传送到移位寄存器16。同时，在T1期间传送的位同步信号BSYN以与移位时钟SHFT同步地从移位寄存器16输出到引线22。

在T2期间，用户数据USRD的最初16个比特以串行方式从引线21被提供到移位寄存器14。输入时钟INCK也从定时发生器19提供给移位寄存器14，以将用户数据USRD的最初16个比特装入到移位寄存器14。

当用户数据USRD的最初16个比特在周期T2中已被装入移位寄存器14时，开关电路17按如图所示连接。锁存脉冲CLAT经开关电路17从定时发生器19提供到存储器15。被装入到移位寄存器14中的用户数据USRD的最初16个比特以并行方式锁存在存储器15中。

在第三个16个时钟周期T3期间，开关线路17连接到与图中所连接的端子相对的端子上。移位时钟SHFT经开关电路17提供到存储器15。开关电路18被连接到存储器15。

因而，存储器15中的数据，即在周期T2中被装入到存储器15中的用户数据USRD的最初16个比特在第三个16个时钟周期T3期间经开关电路18被传送到移位寄存器16。同时，在T2期间传送的帧同步信号FSYN以与移位时钟SHFT同步地从移位寄存器16输出到引线22。

在T3期间，用户数据USRD的另外16个比特以串行方式从引线21被提供到移位寄存器14。输入时钟INCK也从定时发生器19提供给移位寄存器14，以将用户数据USRD的这16个比特装入到移位寄存器14中。

当用户数据USRD的这16个比特在周期T3中已被装入存储器14时，锁存脉冲CLAT经开关电路17被提供到存储器15。被装入到移位寄存器14中的用户数据USRD的这16个比特以并行方式被传送到存储器15并被锁存。

在第四个16个时钟周期T4期间，移位时钟SHFT经开关电路17提供到存储器15。开关电路18被连接到存储器15。

因而，存储器15中的数据，即在周期T3中被装入到存储器15中的用户数据USRD的16个比特在第四个16个时钟周期T4期间经开关电路18被传送到移位寄存器16。同时，在T3期间传送的用户数据USRD的最初16个比特以与移位时钟SHFT同步地从移位寄存器16输出并从引线22取出。

如在T3和T4中执行的相同操作在后面被重复。当用户数据USRD的所有比特被从引线22取出时，一个命令信号CMND的输出结束。

如上所述，命令信号CMND能以图8所示的传送电路输出。

在上述的传送电路中，同步信号BSYN和FSYN被传送到存储器11到13。虽然同步信号BSYN和FSYN是固定的数据，但是每次命令信号CMND被发送，这些同步信号就必须被设定在存储器11到13中。

本发明被用来解决上述的问题。

因此，本发明的一个目的是提供一种不需要重复设定固定数据的数据传送电路。

根据本发明，上述目的通过一数据传送电路的措施实现，该数据传送电路包括：一开关电路，用于选择并行输入数据或并行固定数据和用于输出被选择的数据；和一具有第一方式和第二方式的移位寄存器，所述第一方式用于以并行方式装入由所述开关电路选择和输出的数据，而所述第二方式用于以串行方式输出该被装入的数据。

固定数据或输入数据以并行方式经所述开关电路被装入该移位寄存器，并在以后从该移位寄存器以串行方式取出。

根据本发明，由于同步发生器能被做得仅通过与各信号线连接构成，而不使用触发器或类似装置，所以不需要每发送一命令信号就设定同步信号。这样减少了功率消耗以及所需电路的尺寸。

图1是按照本发明的一实施例的框图。

图2是在本发明实施例中使用的信号的定时图。

图3是表示本发明实施例的一部分的电路图。

图4是表示与图3所示部分连接的所述实施例的另一部分的电路图。

图5是表示与图4所示部分连接的所述实施例的又一部分的电路图。

图6是表示与图5所示部分连接的所述实施例的再一部分的电路图。

图7示出了一个信号格式。

图8是根据一传统电路的框图。

图1是按照本发明的一实施例的框图。它示出了同步发生器31和32。同步发生器31产生一16比特位同步信号BSYN，而同步发生器32产生一16比特帧同步信号FSYN。同步发生器32被如此构造，即它根据端子44的电平，高电平(H)或低电平(L)产生用于基站或手机的帧同步信号FSYN。

同步发生器31和32以并行输出所产生的同步信号BSYN和FSYN。同步信号BSYN和FSYN是通过将与BSYN和FSYN的每一位相应的信号线连接到一高电平或低电平信号线来形成的(后面将详细描述)。

提供有一个具有串行输入和并行输出的16位移位寄存器33和一个具有并行输入和并行输出的16位缓冲存储器34。

还提供有一个具有并行输入和串行输出的16位移位寄存器36。该移位寄存器36用作缓冲存储器和用于数据传送的移位寄存器。当移位启动信号MSHT为低时，移位寄存器36以存储器方式作为缓冲存储器工作，而当MSHT为高时，移位寄存器36以寄存器方式作为移位寄存器工作，以便输出该被缓冲的数据。该移位寄存器36可用16个D触发器经对它们的连接进行转换构成(后面将详细描述)。

还提供有一个定时发生器37。能够使或控制一命令信号CMND形成的信号ENBL从微计算机(未示出)的引线43输出到所述定时发生器37。根据该启动信号ENBL，发生器37产生各种类型信号并将它们提供到各个电路。

通过这种结构，当启动信号ENBL在图2的A中所示的某一时刻从高变为低时，该定时发生器37开始产生如图2的B中所示的移位时钟SHFT，并将它们提供到移位寄存器36。

在定时发生器37中产生如图2的C中所示的移位启动信号MSHT，它仅在与移位时钟SHFT的16个时钟相应的周期T11中的第一个时钟的周期期间为低。该信号被送到移位寄存器36，而在该信号为低时，寄存器36保留在存储器方式。

在定时发生器37中产生如图2的D中所示的位启动信号MBIT，它仅在与移位时钟SHFT的16个时钟相应的周期T11中的第一个时钟的周期期间为高。该信号被送到开关电路35，以将其连接到同步发生器31。

同步发生器31以并行方式经开关电路35将位同步信号BSYN施加到寄存器36，该位同步信号在移位时钟SHFT的第一时钟的上升沿被装入该寄存器36。

在周期T11的其余期间，MSHT为高，寄存器36处于寄存器方式。移位时钟SHFT被连续地施加到寄存器36。被装入寄存器36的位同步信号BSYN以串行方式从该寄存器36一次一位地被输出到引线42。

通过上述的操作，从同步发生器31输出的位同步信号BSYN在与最初16个时钟相应的周期T11中在引线42获得。

在与移位时钟SHFT的第二16个时钟相应的周期T12中，MSHD仅在第一个时钟的周期的期间为低，并且寄存器36在此期间处于存储器方式。在定时发生器37中产生如图2的E中所示的帧启动信号MFRM，它仅在周期T12中的第一个时钟的周期期间为高。该信号被送到开关电路35，以将其连接到同步发生器32。

同步发生器32以并行方式经开关电路35将帧同步信号FSYN施加到寄存器36，并且该帧同步信号FSYN地移位时钟SHFT的第一时钟的上升沿被装入该寄存器36。

在周期T12的其余期间，MSHT为高，寄存器36处于寄存器方式。移位时钟SHFT被连续地施加到寄存器36。被装入寄存器36的帧同步信号FSYN以串行方式从该寄存器36一次一位地被输出到引线42。

通过上述的操作，从同步发生器32输出的帧同步信号FSYN在与第二16个时钟相应的周期T12中在引线42获得。

在与第二16个时钟相应的周期T12的前半个周期中，如图2的F所示的用户数据USRD的第一个16比特以串行方式经引线41从微计算机被提供到移位寄存器33。通过在定时发生器37中产生被施加到该移位寄存器33的输入时钟INCK，用户数据USRD的第一个16比特被装入寄存器33。

当用户数据USRD的第一个16比特中已被装入移位寄存器33时，锁存脉冲CLAT从定时发生器37输出到存储器34。被装入到移位寄存器33中的用户数据USRD的第一个16比特以并行方式被传送到存储器34并被锁存。

在与移位时钟SHFT的第三16个时钟相应的周期T13期间，MSHD仅在第一个时钟的周期的期间变为低，并且寄存器36进入存储器方式。在定时发生器37中产生如图2的H中所示的数据启动信号MFRM，该信号仅在周期T13中的第一个时钟的周期期间为高。该信号被送到开关电路35，以将其连接到存储器34。

锁存在存储器34中的用户数据USRD的第一个16比特以并行方式经开关电路35在周期T12中被施加的寄存器36，并且各位在移位时钟SHFT的第一时钟的上升沿被装入该寄存器36。

在周期T13的其余期间，MSHT为高，寄存器36处于寄存器方式。移位时钟SHFT被连续地施加到寄存器36。被装入寄存器36的用户数据USRD的第一个16比特以串行方式从该寄存器36一次一位地被输出到引线42。

通过上述的操作，用户数据USRD的第一个16比特在与第三16个时钟相应的周期T13中在引线42获得。

在与第三16个时钟相应的周期T13的前半个周期中，如图2的F所示的用户数据USRD的另外16比特以串行方式经引线41从微计算机被提供到移位寄存器33。通过在定时发生器37中产生被施加到该移位寄存器33的输入时钟INCK，用户数据USRD的这16比特被装入寄存器33。

当用户数据USRD的这16比特中已被装入移位寄存器33时，锁存脉冲CLAT从定时发生器37输出到存储器34。被装入到移位寄存器33中的用户数据USRD的这16比特以并行方式被传送到存储器34并被锁存。

在周期T13中执行的操作被重复，直至所有用户数据USRD从引线42取出。然后，命令信号CMND被终束。

如上所述，命令信号CMND在图1所示的数据传送电路中形成。同步发生器31和32通过被连接到一电源线或地线的同步信号BSYN和FSYN的信号线的每一位形成该同步信号BSYN和FSYN。

因此，同步发生器31和32能被做得仅通过与各信号线连接构成，而不使用触发器或类似装置。不需要每发送一命令信号就设定同步信号。这样减少了功率消耗以及所需电路的尺寸。

此外，当该数据传送电路被用于基站和当该电路用于手机时，无需改变开关电路35的控制。

图3至6示出了上述传送电路的一个例子。将该电路分开，并且由于纸的空间的关系删去了该电路的一部分。图3的右手侧连接到图4的左手侧，图4的右手侧连接到图5的左手侧，和图5的右手侧连接到图6的左手侧。

开关电路35包括16个开关音附35A至35P。开关部件35A至35P的每一个都包括4个与门Q1至Q4和一个或门Q5。移位寄存器36包括16个D触□

发器36A至36P。

与门Q1选择位同步信号并将其施加到移位寄存器36。通过以一特定的图形将一高信号线和一低信号线连接到与门Q1，构成了产生1的同步发生器31。

与门Q2选择位同步信号并将其施加到移位寄存器36。取决于该传送电路是被连接到基站还是手机，引线44和45被设定为高或低，以设定异或门Q1和Q12的电平为高或低。利用这些输出的信号线，一高信号线和一低信号线以特定图形被连接到与门Q2，构成了产生0的同步发生器32。

与门Q3选择用户数据USRD并将其施加到移位寄存器36。与门Q4在存储器方式和寄存器方式之间转换移位寄存器36的工作方式，并作为该移位寄存器36的一部分。

移位寄存器33可以用16个D触发器以级联方式连接构成。缓冲存储器34能够用分别提供的16个D触发器构成。

当用户数据USRD被以串行方式提供给移位寄存器33和输入时钟INCK被发送时，用户数据USRD被装入移位寄存器33。当锁存脉冲CLAT被施加到缓冲存储器34时，在移位寄存器33中的16位用户数据USRD以并行方式被装入存储器34。该存储器34按16比特为单位以并行方式输出用户数据USRD。

通过在周期T12，T13，T14，等等的前半个周期中执行这些操作，则准备好了发送用户数据USRD。

因为在周期T11的第一时钟(移位时钟SHFT的第一时钟)的周期中MSHT为低，所以由于与门Q4，触发器36A至36P彼此是独立的(处于存储器方式)。由于在该第一时钟周期中MBIT为高，所以1以并行方式经与门Q1被施加到触发器36A至36P。时钟SHFT也被施加到触发器36A至36P。因而，1以并行方式被装入触发器36A至36P中。

在周期T11的其余期间，由于MSHT为高，触发器36A至36P经与门Q4被级联连接构成移位寄存器(处于寄存器方式)。当移位时钟SHFT被撒口时，被装入触发器36A至36P的1以串行方式从触发器36P中取出。

因为在周期T12的第一时钟的周期中MsHT为低，所以由于与门Q4，触发器36A至36P彼此是独立的(处于存储器方式)。由于在该第一时钟周期中MFRM为高，所以0以并行方式经与门Q2被施加到触发器36A至36P。时钟SHFT也被提供到触发器36A至36P。因而，0以并行方式被装入□ 触发器36A至36P中。

在周期T12的其余期间，由于MSHT为高，触发器36A至36P经与门Q4被级联连接构成移位寄存器(处于寄存器方式)。当移位时钟SHFT被施加时，被装入触发器36A至36P的0以串行方式从触发器36P中取出。

因为在周期T13的第一时钟的周期中MSHT为低，所以由于与门Q4，触发器36A至36P彼此是独立的(处于存储器方式)。由于在该第一时钟周期中MDAT为高，所以用户数据的第一个16比特以并行方式经与门Q3被施加到触发器36A至36P。时钟SHFT也被提供到触发器36A至36P。因而，用户数据的第一个16比特以并行方式被装入触发器36A至36P中。

在周期T13的其余期间，由于MSHT为高，触发器36A至36P经与门Q4被级联连接构成移位寄存器(处于寄存器方式)。当移位时钟SHFT被施加时，被装入触发器36A至36P的用户数据的第一个16比特以串行方式从触发器36P中取出。

如在周期T13中执行的相同操作在以后被重复。当所有用户数据USRD被取出时，一个命令信号CMND的输出被终束。

如上所述，当该传送电路被用作输出命令信号CMND时，通过被连接到一高电平信号线或一低电平信号线的这些信号线的每一位构成了同步信号BSYN和FSYN，以使得同步发生器31和32能通过信号线的连接构成，而无需使用触发器等等。因此，不必每次发送命令信号CMND时对同步信号BSYN和FSYN进行设定。这样减少了功率消耗以及所需电路的尺寸。

Claims (3)

1.一种数据传送电路，用于产生包含固定数据和输入数据的信号，所述电路包括：

一开关电路，用于选择并行输入数据或并行固定数据，所述并行固定数据通过每一位被连接到一高电平信号线或一低电平信号线而构成和用于输出被选择的数据；和

一具有第一方式和第二方式的移位寄存器，所述第一方式用于以并行方式装入由所述开关电路选择和输出的数据，而所述第二方式用于以串行方式输出该被装入的数据。

2.根据权利要求1的数据传送电路，其特征在于所述移位寄存器具有与所述固定数据或输入数据的比特一一对应的触发器，所述触发器在所述第一方式被彼此分开，而在所述第二方式所述触发器以级联连接。

3.根据权利要求1的数据传送电路，其特征在于进一步包括：

另一个移位寄存器，它具有串行输入和并行输出的；和

缓冲存储器，用于以并行方式接收所述另一个移位寄存器的输出，

其中，输入数据以串行方式被提供到所述另一个移位寄存器，所述并行输入数据从所述缓冲存储器被输出。

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