CN1942974A

CN1942974A - 半导体存储器

Info

Publication number: CN1942974A
Application number: CNA2005800112862A
Authority: CN
Inventors: 前田贤吾; 谷川明; 西山增治; 大堀庄一; 平野诚; 高岛洋; 的场伸次; 浅野正通
Original assignee: Sharp Corp; Toppan Printing Co Ltd
Current assignee: Sharp Corp; Toppan Inc
Priority date: 2004-02-13
Filing date: 2005-02-09
Publication date: 2007-04-04
Also published as: KR20060134977A; JP4684561B2; TW200603163A; TWI261842B; JP2005228425A; KR100834375B1; US20100030943A1; WO2005078731A1

Abstract

一种半导体存储器，具有与时钟同步的脉冲串读出功能，而且具有：存储器阵列，由多个存储器元件构成；同步读出控制电路，将地址中的高位地址作为存储器访问地址、将低位地址作为脉冲串地址，并与该时钟同步输出；读出放大器，输出由存储器地址选择的存储器元件的输出数据；译码器，对脉冲串地址进行译码；地址锁存器，与时钟同步地锁存该脉冲串地址；页选择器，保持各输出数据并与地址锁存器中的脉冲串地址对应地选择所保持的输出数据；输出锁存器，与时钟同步地锁存输出数据。

Description

半导体存储器

技术领域

本发明涉及与地址对应地存储数据的半导体存储装置，特别涉及具有利用脉冲串模式来读出数据功能的半导体存储器。

背景技术

在半导体存储器中，闪速存储器是可电擦写的存储器，具有当切断电源时所存储的数据不丢失的非易失特性，由于不需要电池来保持数据，故近年来大多用于小型便携式设备(特别是便携式电话)的存储装置。

现在，便携式电话已开始第3代服务，Java(登录商标)应用程序的执行、或动画处理等应用呈现多样化，对内部存储器的大容量化、高速化和低功耗化的要求日益增高。

对于上述闪速存储器，作为高速读出存储在存储器元件中的数据的模式，有同步脉冲串读出模式(以下，称同步读出)。

该同步读出是与从外部输入的时钟信号同步地读出存储在存储器中的数据的模式，与作为其他读出模式的非同步随机读出或非同步页读出模式相比，是连续高速地读出存储在存储器中的数据的模式(例如，参照专利文献1)。

专利文献1：特开2001-176277号公报

该同步读出在以往，如图4所示那样，利用地址锁存器1将从外部输入的地址(例如，A0～A22)进行锁存并向同步读出控制电路(地址计数器)20供给。

这里，通过输入激活闪速存储器的片选信号CE信号，从而输入缓冲器根据外部时钟生成内部时钟K，该内部时钟K用于内部同步动作。内部时钟K和外部时钟的频率相同，相位不同。

此外，输入缓冲器通过输入地址有效信号ADV，从而变成许可输入从外部输入的地址的状态。

继而，利用地址有效信号ADV和片选信号CE中的比较滞后的信号的有效边沿(例如下降沿)生成同步开始时钟信号，利用该同步开始时钟信号的边沿(例如上升沿)，将上述地址取入到内部。此时，若设定为同步读出的读出状态，则从最初的内部时钟K的时钟脉冲边沿(例如，上升沿)开始脉冲串读出动作。

即，当利用内部电路输入地址有效信号ADV和片选信号CE时，在生成同步开始时钟信号时，若是同步读出的读出状态，则上述同步读出开始时钟信号输入到同步读出控制电路(地址计数器)20，同步读出控制电路20开始脉冲串读出动作。

由此，同步读出控制电路20向存储器阵列4输出存储器访问地址R3。

接着，译码器4A对所输入的存储器访问地址进行译码，以页为单位从存储器阵列4中选择多个存储器元件(例如128比特)，从所选择的各存储器元件向各自对应的读出放大器电路(S/A)4B输出数据。

由此，读出放大器电路4B进行从存储器元件输出的数据的判定(在将微弱的输出数据放大后进行判定)，在将其作为存储器数据进行锁存的同时，向页选择器5输出该存储器数据R5。下面，将128比特作为页单位，16比特作为1个字进行说明。

其次，页选择器5利用从同步读出控制电路20来的脉冲串地址，从输入的存储器数据R5中一个字一个字地依次选择数据，再将其作为输出数据向锁存器6输出。

这里，存储器地址与所输入地址中的选择页单位的存储器元件的高位地址相对应，脉冲串地址与所输入的地址中的从页单位选择字单位的存储器元件的低位地址相对应。

同步读出控制电路20在初始状态下，如图4所示，将地址锁存器1的低位地址作为脉冲串地址R4输出。

接着，同步读出控制电路20与内部时钟同步，使所述高位地址增加(逐一增加)并将其作为脉冲串地址，依次输出。

这时，从同步读出控制电路20输出存储器地址R11开始一直到从读出放大器电路4B输出数据为止，需要规定的存取时间(非同步时间)。

因此，为了使同步控制电路20判定输出脉冲串地址的内部时钟的定时，用时钟脉冲数去定义上述存取时间。

例如，规定的时间是60ns，若内部时钟的工作频率是100MHz(10ns)，则变成6个内部时钟，从读出放大器电路4B输出存储器数据。

在图4所示的现有的电路中，从同步读出控制电路20输出存储器访问地址后，经过6个内部时钟脉冲，从第7个内部时钟脉冲开始，与内部时钟同步，依次从输出缓冲器按脉冲串读出所存取的地址中的数据。

这时，同步读出控制电路20从第7个时钟脉冲开始进行与内部时钟同步的脉冲串地址的增加动作。

由此，页选择器5利用由译码器3译码后的脉冲串地址，从由存储器阵列读出的8个字(128比特)的存储器数据中，选择出与该脉冲串地址相对应的1个字(16比特)。

接着，输出锁存器6与内部时钟同步，将1个字的数据Dn锁存后再输出。

上述同步读出控制电路20在以往如图4所示那样，与内部时钟同步，在内部时钟的1个周期之内进行从脉冲串地址的输出到使输出锁存器6锁存从存储器阵列4读出的存储器数据为止的处理。

即，由图5所示的表示现有的芯片电路构成块动作的时序图可知，必须在内部时钟K的脉冲上升而导致输出锁存器6的输出被置位的定时之前，确定从页选择器5输出的主数据R8。

但是，当因动作速度高速化而使内部时钟K的频率变高时，向同步读出控制电路20输入内部时钟K使增加后的脉冲串地R4经译码器3输入到页选择5之后，一直到页选择器5的存储器数据R8稳定之前，传输路径中信号的传输时间比内部时钟K的周期还要长，因此，同步读出的存取时间实质上受到限制。

例如，若从内部时钟脉冲上升到脉冲串地址R4输出为止的时间是5ns，译码器3的延迟时间是2ns，在页选择器5中利用数据保持信号R7选择存储器数据R5后再作为存储器数据R8输出的延迟时间是2.5ns，输出锁存器6的置位时间大约是1ns，则从内部时钟K输入到同步读出控制电路20开始一直到输出缓冲器6正常锁存数据所需要的设定时间(传输时间)是

5ns+2ns+2.5ns+1ns＝10.5ns

若时钟周期能达到11ns(时钟频率90MHz)，则在设计上即使是以往的电路构成形态也可以满足要求。

图5所示时序图的例子是内部时钟K的频率为50MHz的情况，假定外部电路从第7个时钟脉冲开始取得数据，从存储器访问地址R3输出后的第7个时钟脉冲开始，从D0开始，按顺序一个一个地输出了输出数据D1、D2、D3、...。

但是，如图6所示，当内部时钟K的周期是7.5ns(频率133MHz)时，因内部时钟K的周期比上述设定时间短，故在第7个时钟脉冲输出D0，同时，使脉冲串地址R4增加，但是，在第8个内部时钟脉冲输入到输出锁存器6的时刻，因尚未输入新的数据保持信号R7，故页选择器5的输出不从D0变化到D1。

因此，在第8个内部时钟脉冲，依然输出数据D0，从第9个时钟脉冲开始依次输出D1、D2、D3、...。

这样，在上述方法中，如已叙述的那样，必须在内部时钟的1个周期之内，利用从同步读出控制电路20输出的脉冲串地址R4，使从存储器阵列4输出的存储器数据R5从页选择器5输出，利用下一个内部时钟脉冲K，将其作为输出数据从输出锁存器6输出。

但是，由于设定时间的限制致使传输路径的高速化受到限制，不能提高内部时钟K的工作频率，输出数据的定时因时钟频率值而异，不能满足存取时间高速化的要求。

此外，作为用以前的方法来实现高速化的手段，或者提高MOS晶体管的性能，或者通过缩小芯片的尺寸等来满足要求，除此之外没有其他的方法。

但是，为了提高MOS晶体管的性能，必须付出很大的劳动、时间和金钱，难以满足动作速度高速化的要求。

此外，缩小芯片尺寸需要使工艺微细化，因设备投资而导致制造成本提高，由此，导致芯片单价较高，而且，使用现有的工艺来缩小尺寸有一定的限度，故为了提高动作速度而大大缩小芯片尺寸不太现实。

发明内容

本发明是鉴于这样的事情而提出的，其目的在于提供一种半导体存储器，可以提高同步脉冲串读出模式下的动作速度，而无需提高晶体管的性能。

本发明的半导体存储器是具有与时钟同步地进行数据的连续读出动作的脉冲串读出功能的半导体存储器，其特征在于，包括：存储器阵列，由多个存储器元件构成；同步读出控制电路，将输入的地址中的高位地址作为存储器访问地址与所述时钟同步输出，同时将除了该高位地址之外的地址作为脉冲串地址，使其与该时钟同步地依次变化后再输出；读出放大器，对来自由该存储器地址所选择的各存储器元件的微弱的输出信号进行放大，并将其作为输出数据输出；译码器，对脉冲串地址进行译码；脉冲串锁存器，与所述时钟同步地将译码后的脉冲串地址锁存后再输出；以及页选择器，保持所述各输出数据，与脉冲串地址相对应，并选择所保持的输出数据。

本发明的半导体存储器是具有与时钟同步地进行数据的连续读出动作的脉冲串读出功能的半导体存储器，其特征在于，具有：存储器阵列，由多个存储器元件构成；同步读出控制电路，将输入的地址中的高位地址作为存储器访问地址与所述时钟同步输出，同时将除了该高位地址之外的地址作为脉冲串地址，使其与该时钟同步地依次变化后再输出；读出放大器，对来自由该存储器地址所选择的各存储器元件的微弱的输出信号进行放大，并将其作为输出数据输出；译码器，对脉冲串地址进行译码；脉冲串锁存器，与所述时钟同步地将译码后的脉冲串地址锁存后再输出；页选择器，保持所述各输出数据，与脉冲串地址相对应，并选择所保持的输出数据；以及输出锁存器，与所述时钟同步地将由所述页选择器选择的输出数据锁存后再输出。

本发明的半导体存储器的特征在于：当将预先设定的从脉冲串模式开始信号到输出了输出数据为止的时钟脉冲数设为N时，上述同步读出控制电路从第N-1个时钟脉冲的定时开始，与上述时钟同步地进行脉冲串地址的增加动作。

本发明的半导体存储器是具有与时钟同步地进行数据的连续读出动作的脉冲串读出功能的半导体存储器，其特征在于，包括：存储器阵列，由多个存储器元件构成；同步读出控制电路，将所输入的地址中的高位地址作为存储器访问地址与所述时钟同步输出，同时将除了该高位地址之外的地址作为脉冲串地址，使其与该时钟同步地依次变化后再输出；读出放大器，对来自由该存储器地址所选择的各存储器元件的微弱的输出信号进行放大，并将其作为输出数据输出；译码器，对脉冲串地址进行译码；脉冲串锁存器，与所述时钟同步地将译码后的脉冲串地址锁存后再输出；页选择器，保持所述各输出数据，与脉冲串地址相对应，并选择所保持的输出数据；输出锁存器，与所述时钟同步地将由所述页选择器选择的输出数据锁存后再输出，

在所述脉冲串锁存器和译码器中，利用由主部和从属部构成的触发器形成该锁存器，主部配置在译码器的前级，从属部配置在译码器的后级，由此构成复合电路。

本发明的半导体存储器的特征在于：当将预先设定的从脉冲串方式开始信号到输出了输出数据的时钟脉冲数设为N时，上述同步读出控制电路从第N-1个时钟脉冲的时刻开始，与上述时钟同步地进行脉冲串地址的增加动作。

本发明的半导体存储器的特征在于：在上述复合电路中，译码器对锁存在主部中的脉冲串地址进行译码，并将该译码后的脉冲串地址锁存在从属部中。

本发明的半导体存储器的特征在于：上述复合电路具有切换输出地址的功能，在脉冲串读出模式下输出脉冲串地址，在非同步读出模式下，直接输出低位地址。

本发明的地址控制电路是半导体存储器中的地址控制电路，其特征在于：作为复合电路，在译码器的前级配置触发器的主部、在译码器的后级配置从部，并根据读出切换信号、时钟信号、与该时钟同步的同步地址信号、以及自外部输入的非同步地址信号进行动作，

其中，读出切换信号在同步读出模式下，选择所述同步地址信号，在触发器的主部，利用所述时钟信号锁存所述同步地址信号，译码器对锁存后的同步地址进行译码，在所述触发器的从属部，利用所述时钟信号锁存该译码后的同步地址信号，此外，读出切换信号在非同步读出模式下，所述触发器变成导通状态，所述译码器对所述非同步地址进行译码后再输出。

本发明的地址控制电路的特征在于：在上述复合电路中，译码器对锁存在主部中的同步地址进行译码，并将该译码后的同步地址锁存在从属部中。

本发明的地址控制电路的特征在于：上述复合电路具有输出地址切换功能，在同步读出模式下输出同步地址，在非同步读出模式下，直接输出非同步地址。

如以上说明的那样，本发明为了在设定了输出数据的时钟脉冲数中进行脉冲串输出，利用使脉冲串地址发生变化所必需的时钟定时，在1个时钟脉冲之前使脉冲串地址发生变化，使用锁存器将其调整到1个时钟脉冲之前输出的时钟脉冲上，以便与输出了输出数据的上述时钟脉冲数相对应。

即，本发明在将预先设定的时钟脉冲数设为N(N是整数，若设存储器阵列的存取时间为M(M是整数)则N＞M)个内部时钟脉冲时，在第N-1的定时进行脉冲串地址的增加。

在同步读出模式下，预先设定了从同步开始时钟脉冲的边沿到输出了输出数据为止的时钟脉冲数(包含存储器阵列的存取时间)。

因此，若按照本发明，可以将页选择器和译码器电路中的延迟与从页选择器到输出锁存器的延迟独立地分离开来，通过将延迟分离，可以增大动作裕度，使可动作的时钟频率上升，并能够进行高速的数据传送。

因此，若按照本发明，可以在半导体存储器的同步读出模式下提高用于脉冲串输出的时钟频率，而无需提高晶体管的性能，并能够缩短存取时间，满足高速动作的要求。

附图说明

图1是表示本发明第1和第2实施形态的闪速存储器的一例构成的方框图。

图2是表示图1的闪速存储器的动作例的时序图。

图3是表示第2实施形态的锁存、译码电路的一例构成的方框图。

图4是表示现有的闪速存储器的构成的方框图。

图5是表示图4的闪速存储器的动作例的时序图。

图6是表示图4的闪速存储器的动作例的时序图。

具体实施方式

本发明如图1所示，在半导体存储器的多个读出模式下的同步读出动作中，在同步读出控制电路2和输出锁存器6之间的规定位置上设置时间调整用的锁存器7，以往，从经过了预先设定的从同步读出开始到输出数据为止的时钟脉冲数的定时开始，进行同步读出控制电路2的脉冲串地址的增加，本发明则从经过所设定的时钟脉冲数的1个周期之前的内部时钟脉冲K开始进行脉冲串地址R4的增加。

即，在比预先设定的从输入同步开始时钟脉冲的边沿开始到输出了输出数据为止的内部时钟脉冲K的时钟周期(最小脉冲数是上述存取时间的内部时钟脉冲数加上1个内部时钟脉冲的周期后的脉冲数)早一个内部时钟周期的定时，同步读出控制电路2使脉冲串地址R4发生变化。

若设预先设定的内部时钟的周期为N，则从第N个内部时钟脉冲K的定时开始输出D0，从第N+1的内部时钟脉冲的定时开始输出D1。

以往，同步读出控制电路20从第N个内部时钟脉冲开始使脉冲串地址增加，但是在本发明中，同步读出控制电路20从第N-1个内部时钟脉冲K开始使脉冲串地址增加。

由此，对从内部时钟脉冲K输入到同步读出控制电路2起一直到脉冲串地址增加并从页选择器5输出为止的延迟时间进行分割，即，使同步读出控制电路2中的脉冲串地址开始变化的定时与以往比较提前1个内部时钟周期输出，再利用锁存器7保持该1个内部时钟脉冲，并调整输出定时，由此，将脉冲串地址到达输出锁存器6的定时作为和以往一样的时钟脉冲数。

即，设从使脉冲串地址发生变化的内部时钟脉冲开始到该脉冲串地址到达输出锁存器6的时间为2个内部时钟周期，将译码器3的输出延迟之前的时间控制在1个时钟周期之内，在剩下的1个时钟周期，可以进行页选择器5和输出锁存器6之前的处理，故传送脉冲串地址的路径的延迟时间比较充裕，可以解决延迟的问题。

这样，根据将从外部输入的时钟作为实现当今高速化的一个途径的思路，为了满足高速动作的要求，有必要使芯片内部的地址和数据的传输总线也高速动作，由此来实现内部动作的高速化，本发明就是为了达到这一目的而提出的。

<第1实施形态>

同步读出是从输入缓冲器输入要读出存储器数据的开始地址的地址信号An(这里，n是满足1≤n≤22的整数)，设读出模式是同步读出，此外，利用数据DIN输入使同步读出开始的指令，通过输入同步开始时钟脉冲的边沿，从而与内部时钟同步地，使从存储器阵列4读出数据的地址自动增加，再与内部时钟同步地，输出连续的地址数据。

下面，使用图1说明本发明的第1实施形态。图1是表示第1实施形态的闪速存储器的一个构成例。对于和现有例相同的构成要素添加同一符号并省略说明。

输入缓冲器输入包含经焊点从外部输入的片选信号、地址信号An、地址有效信号ADV、外部时钟、数据DIN和写信号WR的多个信号，进行各信号的波形调整等并向内部电路供给。这里，输入缓冲器根据输入的外部时钟产生内部时钟K后再输出。

指令控制电路9通过输入规定地址的地址信号An、写信号WR、表示同步读出模式的指令的数据DIN、以及地址有效信号ADV，判定出是同步读出模式，再输出读出切换信号R10。

地址锁存器1与内部时钟K同步地锁存来自输入缓冲器的地址R1(An)。

同步读出控制电路2使来自地址锁存器1的地址R2分离为存储器访问地址R3(高位地址，例如A3～A22)和脉冲串地址R4(低位地址，A0～A2)，并向选择器8输出存储器访问地址R3。

此外，同步读出控制电路2具有选择器的功能，在读出切换信号R10是同步读出状态时，将低位地址作为内部计数器的计数初始值设定，在切换信号R10是非同步读出状态时，输出直接输入了低位地址后的地址。

这时，在非同步读出的情况下，通过输入表示非同步读出模式的指令的数据DIN，从而指令控制电路9输出作为非同步读出状态的读出切换信号R10。

选择器8进行切换，向译码器4A输出从输入缓冲器直接输入的高位地址、从同步读出控制电路2输入的存储器访问地址R3中的任意一者。

这里，选择器8在读出选择信号R10是同步读出状态时，输出存储器访问地址R3，在读出切换信号R10是非同步读出状态时，输出从输入缓冲器直接输入的高位地址。

锁存器7是时间调整用的锁存器，与内部时钟K同步地锁存由译码器3将脉冲串地址R4译码后的脉冲串地址R6。

页选择器5输入从存储器阵列4读出并在读出放大器4B中保持的从起始地址算起共128比特(8个字)的存储器数据R5，对应于锁存器7与内部时钟K同步输出的数据保持信号R7，依次从8个字中选择1个字，作为存储器数据R8输出。

输出锁存器6与内部时钟K同步，将从页选择器5输出的存储器数据R8作为锁存数据R9，依次经输出缓冲器从焊点向外部电路输出。

输出锁存器6和锁存器7保持利用内部时钟K的上升沿所输入的数据。

其次，参照图2说明第1实施形态的闪速存储器中的同步读出动作。图2是表示该同步读出动作的例子的流程图。假定已输入片选信号CE和表示同步读出指令的数据DIN。这里，例如，设用于使闪速存储器动作的外部时钟的频率为133MHz，和以往一样，设定为：从输入同步开始时钟脉冲的边沿算起的第7个时钟脉冲开始连续输出数据。此外，在图2中，内部时钟K示出的序号表示从同步读出开始时钟脉冲(上升沿)算起所经过的时钟脉冲数。

表示同步读出开始地址的地址An从已分配了各地址的外部焊点输入。

接着，按照外部规定的格式输入地址有效信号ADV，开始同步读出。

这时，利用规定的电路与内部时钟K同步生成同步读出开始时钟脉冲，利用该同步读出开始时钟脉冲，将表示同步读出开始地址的地址An锁存在地址锁存器1中。

该地址锁存器1例如在地址有效信号ADV以‘H’电平输入时，其输出了不确定的数据，但是，同步读出开始信号通过从‘H’电平迁移到‘L’电平(利用负逻辑激活)来锁存从输入缓冲器输入的地址R1，再作为地址R2输出。

此时，同步读出开始时钟信号通过从地址有效信号ADV变成‘L’电平的时刻开始产生内部时钟K的有效边沿(上升沿)、或者地址有效信号ADV再次从‘L’电平变化到‘H’电平这两个事件中较早的定时来保持，地址锁存器1利用该同步读出开始时钟信号锁存作为初始地址的地址R1。

其次，同步读出控制电路2对从地址锁存器1输入的地址R2，将高位地址作为存储器访问地址R3并向选择器8输出。

这时，因为是同步读出模式，故选择器8向译码器4B输出上述存储器访问地址R3。

接着，译码器4B对输入的存储器访问地址R3进行译码，在存储器阵列4中选择应输出数据的存储器元件，使所选择的存储器元件输出所存储的数据。

该输出的数据作为128比特(8个字)的存储器数据R5，所有的存储器数据R5都传送到页选择器电路5中，由该页选择器电路5保持(从同步读出控制电路2向该存储器阵列4传送的存储器地址利用同步读出控制电路2使其初始地址的低位地址自动增加，页选择器5中的8个字的数据的输出全部结束，在输出下一个8个字的数据的时刻，在同步读出控制电路2中依次将增加的存储器访问地址传送给存储器阵列4)。

此外，因为是同步读出模式，故同步读出控制电路2将地址R2的低位地址数据设定为内部计数器的计数初始值。

接着，同步读出控制电路2利用同步读出开始时钟信号访问存储器阵列4，在规定的时间、即，早了内部时钟K的第6个周期(从同步读出开始时钟脉冲算起)所经过的1个内部时钟周期的定时，也就是从第6个周期的内部时钟脉冲K的上升沿开始进行脉冲串地址R4的增加。

即，以往，根据输出数据所需要的时钟脉冲数的定时，使脉冲串地址增加，但在本发明中，是在比实际需要的时钟脉冲数的定时早1个时钟周期的时刻便开始脉冲串地址的增加。

因此，在第6个内部时钟脉冲K的上升沿，脉冲串地址R4发生变化，并示出页选择器5的8个字(D0～D8)中的第2个字(D1)，此外，因锁存器7锁存了表示第1个字(D0)的数据保持信号R7，故页选择器5输出了第1个字(D0)的数据。

其次，在第7个内部时钟脉冲的上升沿，脉冲串地址R4发生变化，并示出页选择器5的8个字(D0～D8)中的第3个字(D2)，此外，因锁存器7锁存了表示第2个字(D1)的数据保持信号R7，故页选择器5输出第2个字(D1)的数据，输出锁存器6将第1个字的数据作为锁存数据R9保持，该锁存数据R9作为输出数据经焊点从输出缓冲器输出。

然后，从第8个时钟脉冲开始，依次进行输出数据D1、D2、...的输出。

为了利用上述电路构成，与以往相比提前1个时钟周期输出以往在1个时钟周期内处理的作为脉冲串地址和数据的传输路径的、从同步读出控制电路2到输出锁存器6的处理内容，并在2个时钟周期内处理从同步读出控制电路2到页选择器5的脉冲串地址的传送，对到所设定的输出为止的时钟脉冲数进行调整，使脉冲串地址的变化提前1个时钟周期，通过插入锁存器7，可以解决限制同步读出的存取时间缩短的脉冲串地址的传输延迟问题。

<第2实施形态>

其次，说明第2实施形态的闪速存储器。第2实施形态与第1实施形态在如下方面有所不同，即：在将第1实施形态的译码器3、锁存器7、以及同步读出控制电路2中的具有利用读出切换信号R10来切换同步读出时和非同步读出时的地址输出之切换功能的部分集成为1个电路。因此，第2实施形态中的同步读出控制电路2除了具有切换同步读出时和非同步读出时的地址输出之切换功能的部分外，还具有第1实施形态中同步读出控制电路2的功能。这里，读出切换信号预先由指令(DIN)设定，并从指令控制电路9输出。

下面，根据图3说明译码器/锁存器电路，该译码器/锁存器电路是将第2实施形态中的将译码器3、锁存器7、以及同步读出控制电路2中的具有利用读出切换信号R10来切换同步读出时和非同步读出时的地址输出之切换功能的部分集成而构成的(半导体存储器的地址控制电路)。图3是表示第2实施形态的译码器/锁存器电路的一个构成例的方框图。

上述译码器/锁存器电路将锁存器7(仅仅是为了便于说明而进行描述，在图3的电路构成中实际上不存在)分割成主部7A和从属部7B，将进行主部7A和地址输出的切换的选择部10配置在译码器3的前级，译码器3的后级配置了从属部7B。

当读出切换信号表示非同步读出时(例如，读出切换信号是‘H’电平)，开关11和12导通，向译码器供给地址R1，译码后的地址利用开关13的导通而直接通过，不被锁存。

这时，开关14和15～18全部截止变成非导通状态，不进行对脉冲串地R4的处理。

另一方面，当读出切换信号表示同步读出模式时(例如，读出切换信号是‘L’电平)，开关11～13全部截止，变成非导通状态，不进行对地址R1的处理。

当内部时钟脉冲K是‘L’电平时，开关15和16导通，向主部7A供给脉冲串地R4。

这时，开关18和19截止，主部7A不处在保持地址R4的状态。

这时，在从属部7B中，开关13处于截止状态，开关14处于导通状态，故保持1个之前的数据保持信号R7。

其次，当内部时钟变成‘H’电平时，在主部7A中，开关15和16处于截止状态，开关17和18导通，在内部时钟K变成‘L’电平的时刻，保持所输入的脉冲串地址R4。

由此，译码器3对该保持的脉冲串地址R4进行译码，并将其作为脉冲串地址R6输出。

在从属部7B中，开关13导通，开关14截止，故脉冲串地址R6直接作为数据保持信号R7输出。

接着，当内部时钟K变成‘L’电平时，在从属部7B中，开关13截止，而开关14导通，所以，脉冲串地址R6被锁存并作为数据保持信号R7输出。

因此，译码器/锁存器电路从内部时钟脉冲K的上升沿开始到下一个上升沿为止，对脉冲串地址R4进行译码，再将数据保持信号R7锁存后输出。

此外，其他动作因和第1实施形态相同，故省略动作说明。

如上所述，在第2实施形态中，为了使非同步读出的地址路径高速化或降低电路规模，由于是融合了上述锁存器7、译码器3以及地址切换功能的复合电路，故可以将电路块集成为1个，并能够使地址传送路径的延迟比第1实施形态的结构小，而且缩小了电路规模。

因此，在同步读出模式下，可以减小为了调整时钟的定时而插入的锁存器7对非同步读出的地址传输延迟所产生的影响。

第1和第2实施形态中以闪速存储器为例进行了说明，但是，也可以适用于进行脉冲串读出动作的其他动态存储器、掩模ROM(只读存储器)等半导体存储器。

本发明可以适用于具有脉冲串模式的数据读出功能的半导体存储器，并能够应用于小型便携式设备(特别是便携式电话)的存储装置。

Claims

1.一种半导体存储器，具有与时钟同步地进行数据的连续读出动作的脉冲串模式读出功能，其特征在于，包括：

存储器阵列，由多个存储器元件构成；

同步读出控制电路，将输入的地址中的高位地址作为存储器访问地址与所述时钟同步输出，同时将除了该高位地址之外的地址作为脉冲串地址，使其与该时钟同步地依次变化后再输出；

读出放大器，对来自由该存储器地址所选择的各存储器元件的微弱的输出信号进行放大，并将其作为输出数据输出；

译码器，对脉冲串地址进行译码；

脉冲串锁存器，与所述时钟同步地将译码后的脉冲串地址锁存后再输出；以及

页选择器，保持所述各输出数据，与脉冲串地址相对应，并选择所保持的输出数据。

2.一种半导体存储器，具有与时钟同步地进行数据的连续读出动作的脉冲串读出功能，其特征在于，包括：

存储器阵列，由多个存储器元件构成；

译码器，对脉冲串地址进行译码；

脉冲串锁存器，与所述时钟同步地将译码后的脉冲串地址锁存后再输出；

页选择器，保持所述各输出数据，与脉冲串地址相对应，并选择所保持的输出数据；以及

输出锁存器，与所述时钟同步地将由所述页选择器选择的输出数据锁存后再输出。

3.权利要求1或2记载的半导体存储器，其特征在于：当将预先设定的从脉冲串模式开始信号到输出数据输出为止的时钟脉冲数设为N时，所述同步读出控制电路从第N-1个时钟脉冲的定时开始，与所述时钟同步地进行脉冲串地址的增加动作。

4.一种半导体存储器，具有与时钟同步地进行数据的连续读出动作的脉冲串读出功能，其特征在于，包括：

存储器阵列，由多个存储器元件构成；

同步读出控制电路，将所输入的地址中的高位地址作为存储器访问地址与所述时钟同步输出，同时将除了该高位地址之外的地址作为脉冲串地址，使其与该时钟同步地依次变化后再输出；

译码器，对脉冲串地址进行译码；

页选择器，保持所述各输出数据，与脉冲串地址相对应，并选择所保持的输出数据；

输出锁存器，与所述时钟同步地将由所述页选择器选择的输出数据锁存后再输出，

5.权利要求4记载的半导体存储器，其特征在于：当将预先设定的从脉冲串模式开始信号到输出数据输出为止的时钟脉冲数设为N时，所述同步读出控制电路从第N-1个时钟脉冲的定时开始，与所述时钟同步地进行脉冲串地址的增加动作。

6.权利要求5记载的半导体存储器，其特征在于：在所述复合电路中，译码器对锁存在主部中的脉冲串地址进行译码，并由从属部来锁存该译码后的脉冲串地址。

7.权利要求6记载的半导体存储器，其特征在于：所述复合电路具有切换输出地址的功能，在脉冲串读出模式下输出脉冲串地址，在非同步读出模式下，直接输出低位地址。

8.一种存储器的地址控制电路，其特征在于：

作为复合电路，在译码器的前级配置触发器的主部、在译码器的后级配置从部，并根据读出切换信号、时钟信号、与该时钟同步的同步地址信号、以及自外部输入的非同步地址信号进行动作，

9.权利要求8记载的地址控制电路，其特征在于：在所述复合电路中，译码器对锁存在主部中的同步地址进行译码，并由从属部来锁存该译码后的同步地址。

10.权利要求9记载的地址控制电路，其特征在于：所述复合电路具有输出地址切换功能，在同步读出模式下输出同步地址，在非同步读出模式下，直接输出非同步地址。