CN1674150A - 半导体存储器件 - Google Patents
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Abstract
一个相位调节电路使外部时钟信号延迟预定的量，以产生一个被调节时钟信号。相位比较器把外部时钟信号的相位与该被调节时钟信号的相位相比较，输出一个相位调节信号，以调节相位调节电路的延迟时间。数据输出电路把读取数据与该被调节时钟信号同步地输出到数据端。数据输入电路与该被调节时钟信号相同步接收提供到该数据端的写入数据。当写入数据的输入和读取数据的输出相继执行时，写入数据的输入操作和读取数据的输入操作之间的切换控制仅仅必需在一个时钟周期内完成。时钟周期可以被减小到上述切换控制所需的时间。结果，该外部时钟信号的最大频率可以增加。
Description
本申请是中国专利申请第02152675.3号、发明名称为“半导体存储器件”的分案申请。
技术领域
本发明涉及一种时钟同步的半导体器件存储器件，具体来说涉及一种采用用于使在内部电路中所用的内部时钟信息与外部时钟信息同步的DLL(延迟锁定环)电路的半导体存储器件。
背景技术
最近，例如SDRAM(同步DRAM)这样的半导体存储器件采用DLL(Delay Locked Loop，延迟锁定环)电路用于读取数据的输出时序与外部时钟信息的同步。通过使用DLL电路，用于控制数据输出电路的控制时钟信息的相位被调节为外部时钟信号的相位，从而读取数据与外部时钟信号同步地输出。DLL电路的基本结构例如在日本未审查专利公告No.Hei10-112182中公开。
图1示出具有DLL电路的SDRAM的操作。SDRAM用其时钟缓冲器接收一个外部时钟信号CLK，并且产生一个内部时钟信号ICLK(图1(a))。内部时钟信号ICLK比外部时钟信号CLK延迟时钟缓冲器的一段延迟时间tD。该延迟时间tD是独立于外部时钟信号CLK的频率的固定时间。SDRAM还通过使用内部时钟信号ICLK产生具有与外部时钟信号CLK相同相位的一个被调节时钟信号DLLCLK(图1(b))。
在本例中，SDRAM接收与第0个外部时钟信号CLK相关的读取命令R1，并且接收与第一个外部时钟信号CLK相关的写入命令W1。
一个数据输出电路把对应于该读取命令R1的读取数据Q1与对应于第二外部时钟信号CLK的被调节时钟信号DLLCLK的上升沿相同步地输出(图1(c))。也就是说，读取数据Q1被输出为比第二外部时钟信号的上升沿滞后数据输出电路的延迟时间tDAC(读取等待时间＝2)。结果，对于外部时钟信号CLK的存取时间tAC等于延迟时间tDAC。安装有SDRAM的系统与第三外部时钟信号CLK的上升沿同步地接收读取数据Q1。
同时，对应于写入命令W1的写入数据D1被与第一外部时钟信号CLK的上升沿相同步地与写入命令W1一同提供(图1(d))。该操作被称为写入等待时间“0”的操作。数据输入电路与内部时钟信号ICLK的上升沿同步地接收写入数据D1，并且把其输出作为内部数据IDQ(图1(e))。内部数据IDQ(D1)被如此发送到内部电路，比外部时钟信号CLK滞后该时钟缓冲器的延迟时间tD。从而，写入数据D1被写入放大器所放大，并且由读出放大器通过内部数据总线写入到存储单元。
当用于要被读出的读取数据Q1的存储单元与要被写入该写入数据D1的存储单元相同时，如果在从该存储单元读出被写入数据之前把该写入数据D1写入到该存储单元，则读取数据Q1可能被延迟。为了避免延迟，这种SDRAM具有一个地址比较器。然后，地址比较器把该读取地址和写入地址相比较，并且如果两个地址相同则直接输出该写入数据D1作为读取数据Q1。
在此，为了输出具有等待时间“2”的读取数据Q1，该地址的比较以及根据比较结果选择该读取数据的操作必须在内部数据IDQ(D1)被输出时与当输出电路开始工作时之间完成。具体来说，地址的比较和读取数据的选择必须在第一内部时钟信号ICLK的上升沿到第二外部时钟信号CLK(被调节时钟信号DLLCLK)的上升沿之间的余量时间(margin time)tMRG之内完成。
最近，SDRAM需要高达250MHz(时钟周期tCK＝4纳秒)的工作速度。例如，假设时钟周期tCK为4纳秒，并且时钟缓冲器的操作延迟为2纳秒，该余量时间tMRG必然小于或等于2纳秒。如果余量时间tMRG超过2纳秒，则时钟周期tCK需要根据该余量时间tMRG而延长。也主不是说，最大时钟频率受到余量时间tMRG的限制。
上述问题不限于图1中所示的情况，其中读取命令R1和写入命令W1被相继地输入。通常，在读取数据Q1被与接收写入数据D1的下一个时钟相同步地输出的情况中，该问题是普遍的。
发明内容
本发明的一个目的是保证用于半导体存储器件的内部电路的操作容限，以增加时钟信息的频率。
根据本发明的半导体存储器件的一个方面，一种半导体存储器件，其中包括：具有存储单元的存储单元阵列；相位调节电路，用于使外部时钟信号延迟预定的时间，以产生一个被调节的时钟信号；相位比较器，用于把所述外部时钟信号的相位与所述被调节的时钟信号的相位相比较，并且根据该比较结果输出一个相位调节信号，以调节所述相位调节电路的延迟时间；数据输出电路，用于把来自所述存储单元阵列的读取数据与所述被调节时钟信号同步地输出到数据端；以及数据输入电路，用于与所述被调节的时钟信号同步地接收写入到所述存储单元阵列的写入数据，所述写入数据还被提供到所述数据端；用于输出命令信号的保护电路；可变延迟电路，用于根据所述命令信号改变将由所述相位比较器所比较的所述外部时钟信号和所述被调节时钟信号之一的相位。
根据本发明的半导体存储器件的一个方面，一个相位调节电路使外部时钟信号延迟预定的量，以产生一个被调节时钟信号。相位比较器把外部时钟信号的相位与该被调节时钟信号的相位相比较，并且根据该比较结果输出一个相位调节信号，以调节相位调节电路的延迟时间。数据输出电路把来自存储单元阵列的读取数据与该被调节时钟信号一同输出到数据端。数据输入电路与该被调节时钟信号相同步接收写入到存储单元阵列的写入数据，该写入数据还被提供到该数据端。也就是说，该数据输出电路和数据输入电路与相同的被调节时钟信号相同步。
该被调节时钟信号的周期与外部时钟信号的同期相同。从而，当写入数据的输入和读取数据的输出相继执行时，写入数据的输入操作和读取数据的输入操作之间的切换控制仅仅必需在一个时钟周期内完成。换句话说，时钟周期可以被减小到上述切换控制所需的时间。结果，可以避免外部时钟信号的最大频率受到切换控制所需的时间的限制。因此，该外部时钟信号可以增加最大频率。
根据本发明的半导体存储器件的另一个方面，一个地址端接收选择要被写入数据的存储单元的写入地址以及选择要被读出数据的存储单元的读取地址。地址比较器把由地址端所接收的写入地址和读取地址相比较。数据选择电路把与写入地址相一致提供的写入数据输出到该数据输出电路，当由地址比较器比较的结果表明该写入地址与读取地址相互一致时，该写入数据被输出作为对应于该读取地址的读取数据。
如上文所述，从写入数据的输入到读取数据的输出的操作仅仅必需在一个时钟周期内完成。从而，在地址比较器中的地址比较和在数据选择电路中的数据选择所需的余量时间可以被扩展到一个时钟周期。当时钟周期受到该余量时间的限制时，可以相应地放松该限制。也就是说，外部时钟信号的最大频率可以被增加，以提高数据传输速率。
根据本发明的半导体存储器件的另一个方面，相位调节电路产生与外部时钟信号同相的该被调节时钟信号。从而，该半导体存储器件可以与外部时钟信号完全同步地接收写入数据和输出读取数据。换句话说，安装有该半导体存储器件的系统仅仅必须由该系统自身所产生的外部时钟信号相同步地输出写入数据，并且确保与该外部时钟信号相同步地接收读取数据。
根据本发明的半导体存储器件的另一个方面，该相位调节电路产生相位领先该外部时钟信号的被调节时钟信号。因此，可以比与读取数据同步更早地把读取数据输出到外部时钟信号，减少在读取操作中的存取时间。
根据本发明半导体存储器件的另一个方面，一个可变延迟电路根据提供到外部端子的命令信号调节要由相位比较器所比较的外部时钟信号的相位或者该被调节时钟信号的相位。因此，根据半导体存储器件的电特性调节时钟信号的相位能够减轻性能上的缺陷。这增加制造的成品率。
根据本发明的半导体存储器件的另一个方面，一个可变延迟电路根据命令信号调节要由相位比较器所比较的外部时钟信号的相位或该被调节时钟信号的相位。一个保护电路输出用于设置可变延迟电路的延迟时间的命令信号。根据半导体存储器件的电特性，该保护电路可以被编程为被调节时钟信号的相位，从而减轻性能上的缺陷。结果提高制造的成品率。
附图说明
从下文结合附图的详细描述中，本发明的本质、原理和用述将更加清楚，在附图中相同的部件由相同的参考标号所表示，其中：
图1为示出具有传统DLL电路的SDRAM的操作的时序图；
图2为示出本发明的第一实施例的方框图；
图3为示出图2的相位比较器的细节的电路图；
图4为示出图3的延迟电路的细节的电路图；
图5为示出图2的相位比较器的操作的时序图；
图6为示出在接收一个增量命令中该相位调节电路的操作的时序图；
图7为示出在接收一个减量命令中该相位调节电路的操作的时序图；
图8为示出图2的数据输入电路和数据输出电路的电路图；
图9为示出在第一实施例中的SDRAM的操作的时序图；
图10为示出在第一实施例中的SDRAM的另一个操作的时序图；
图11为示出本发明第二实施例的方框图；以及
图12为示出延迟电路的另一个实施例的电路图。
具体实施方式
在下文中，将参照附图描述本发明的实施例。
图2示出本发明的半导体存储器件的第一实施例。通过使用CMOS工艺，该半导体存储器件被形成为在一个硅基片上的SDRAM。在该图中，每条粗线表示由多个数位所构成的信号线。在图的左侧所示的双圆圈表示外部端子。
该SDRAM包括一个时钟缓冲器10、命令缓冲器/解码器12、数据缓冲器14、相位调节电路16、相位比较器18、行地址锁存器20、列地址锁存器22、地址比较器24、行解码器26、存储单元阵列28、读出放大器部分30、列解码器32、写入放大器34、数据选择电路36、数据输入电路38、以及数据输出电路40。
时钟缓冲器10接收外部时钟信号CLK，并且把所接收的信号输出作为一个内部时钟信号ICLK。外部时钟信号CLK是由安装有SDRAM的系统所产生的一个系统时钟。
命令缓冲器/解码器12与内部时钟信号ICLK同步地接收一个命令信号CMD，解码所接收的信号，并且输出解码结果作为一个内部命令信号ICMD。要被提供的命令信号CMD除了写入命令、读取命令、NOP命令等等之外，还包括增量命令、减量命令和默认命令，用于调节在下文中所述的一个被调节时钟信号DLLCLK的相位。
当被提供增量命令、减量命令和默认命令时，命令缓冲器/解码器12分别输出命令信号CINC、CDEC和CDEF。被解码的命令信号CINC、CDEC和CDEF中的一个命令信号变为高电平，并且保持为高电平直到接收另一个命令信号为止。也就是说，命令缓冲器/解码器12具有用于设置操作模式的模式寄存器的功能。
数据缓冲器14接收与内部时钟信号ICLK同步地提供到地址端的地址信号ADD，并且把所接收的信号输出作为一个内部地址信号IADD。地址信号ADD被以分离的行地址和列地址的形式提供到该地址端。
相位调节电路16调节内部时钟信号ICLK的相位，并且输出所调节的信号作为被调节时钟信号DLLCLK。相位调节电路16在从相位比较器18接收到增量信号INC之后，把被调节时钟信号DLLCLK的相位延迟，并且在接收到减量信号DEC之后，把被调节时钟信号DLLCLK的相位提前，以及在接收到保持信号HLD之后时被调节时钟信号DLLCLK的相位固定。也就是说，增量信号INC、减量信号DEC和保持信号HLD是用于调节相位调节电路16的相位的相位调节信号。
相位比较器18把外部时钟信号CLK与被调节时钟信号DLLCLK的相位相比较。当被调节时钟信号DLLCLK的相位比外部时钟信号CLK的相位领先时，相位比较器18输出增量信号INC。当被调节时钟信号DLLCLK的相位比外部时钟信号CLK的相位落后时，相位比较器18输出减量信号DEC。当被调节时钟信号DLLCLK的相位与外部时钟信号CLK的相位之间的差值小于预定量时，相位比较器18输出保持信号HLD。相位比较器18还具有一个可变延迟电路DLYB，用于延迟外部时钟信号CLK，如将在下文中描述的图3中所示。可变延迟电路DLYB的延迟时间被根据来自命令缓冲器/解码器12的命令信号CINC、CDEC和CDEF而调节。
当行地址锁存器20接收表示行操作的内部命令信号ICMD时，它与内部时钟信号ICLK同步地锁存内部地址信号IADD(行地址)，并且把锁存的地址输出到行解码器26。当列地址锁存器22接收到表示列操作的内部命令信号ICMD时，它与内部时钟信号ICLK同步地锁存内部地址信号IADD(列地址)，并且把锁存的地址输出到列解码器32。
地址比较器24把与命令信号CMD相关连续提供的两个地址信号ADD相比较，如果该地址信号ADD相互一致时，把一个一致信号COIN输出到数据选择电路36。
存储单元阵列28具有设置为距阵的多个易失性存储单元MC，以及连接到存储单元MC的多条字线WL和多条位线BL。存储单元MC的每一个具有用于保存数据的电容器和设置在该电容器与位线BL之间的传输晶体管。该传输晶体管的栅极连接到字线WL。
行解码器26解码来自行地址锁存器20的行地址，以选择存储单元阵列28的字线WL。列解码器32解码来自列地址锁存器22的列地址，以选择用于建立位线BL与内部数据总线DB之间的连接。读出放大器30具有连接到位线BL的多个读出放大器和多个列开关。该读出放大器放大从存储单元读出到位线BL的数据的信号值，并且通过列开关把该结果作为读取数据输入到内部数据总线DB。另外，读出放大器保存从内部数据总线DB通过列开关发送到位线BL的写入数据的信号值。
在写入操作中，写入放大器34把来自数据输入电路38的数据DIN输出到内部数据总线DB。在读取操作中，数据选择电路36输出从存储单元阵列28读出的数据，作为读取数据DOUT。现在，当它接收该一致信号COIN时，数据选择电路36将不输出来自存储单元阵列28的数据，而是输出在数据输入电路38中保存的写入数据，作为读取数据DOUT。
数据输入电路38在写入操作中被激活。它与被调节时钟信号DLLCLK同步地接收提供到数据端DQ的写入数据，并且输出所接收的数据，作为写入数据DIN。数据输出电路40在读出操作中被激活。它把从数据选择电路36输出的读取数据DOUT输出到数据端DQ。也就是说，在本发明中不但数据输出电路40而且数据输入电路38都与被调节时钟信号DLLCLK相同步地工作。
图3示出图2中所示的相位比较器18的细节。相位比较器18具有延迟电路DLYA、DLYB和DLYC、D型触发器DFF1和DFF2以及逻辑门。延迟电路DLYA延迟被调节时钟信号DLLCLK，并且输出其结果作为一个延迟的时钟信号DCLK1。延迟电路DLYB根据命令信号CINC、CDEC和CDEF延迟外部时钟信号CLK，并且把其结果输出，作为一个延迟的时钟信号CLK1。也就是说，延迟电路DLYB作为一个可变延迟电路。延迟电路DLYC延迟该延迟的时钟信号DCLK1，并且输出其结果作为一个延迟的时钟信号DCLK2。如将在下文中所述，当外部时钟信号CLK和被调节时钟信号DLLCLK的相位差小于延迟电路DLYC的延迟时间时，相位比较器18确定这两个时钟信号相互一致。
D型触发器DFF1与延迟的时钟信号DCLK1相同步地锁存该延迟的时钟信号DCLK1，并且把其输出作为一个输出信号OUT1。该D型触发器DFF2与延迟的时钟信号DCLK2相同步地锁存该延迟的时钟信号DCLK2，并且把其输出作为一个输出信号OUT2。然后，根据输出信号OUT1和OUT2的逻辑，逻辑门GATE输出保持信号HLD、增量信号INC和减量信号DEC中的任何一个信号。
图4示出图3中所示的延迟电路DLYA和DLYB的细节。
延迟电路DLYA具有一个延迟级DS1，其包括串联的两个CMOS反相器。延迟电路DLYB具有串联的两个延迟级DS1、以及用于把这些延迟级DS1的输入节点和输出节点分别连接到延迟的时钟信号CLK1的三个开关电路SW1、SW2和SW3。该开关电路SW1、SW2和SW3具有CMOS传输门以及分别接收用于控制传输门的命令信号CINC、CDEC和CDEF的反相器。
当命令信号CINC处于高电平时，开关电路SW1导通，从而外部时钟信号CLK被作为延迟的时钟信号CLK1而发送。当命令信号CDEF处于高电平时，开关电路SW2导通，从而被延迟一个延迟级DS1的外部时钟信号CLK被作为延迟的时钟信号CLK1而发送。当命令信号CDEC处于高电平时，开关电路SW3导通，从而被延迟两个延迟级DS1的外部时钟信号CLK被作为延迟的时钟信号CLK1而发送。
图5示出图3中所示的相位比较器18的操作。在本例中，在命令信号CINC、CDEC和CDEF中的命令信号CDEF单独地变为高电平。也就是说，该延迟的时钟信号CLK1比外部时钟信号CLK滞后图4中所示的延迟级DS1的延迟时间。该延迟的时钟信号DCLK1比被调节时钟信号DLLCLK滞后延迟级DS1的延迟时间。也就是说，延迟时钟信号CLK1相对于外部时钟信号CLK的延迟时间等于延迟时钟信号DCLK1相对于被调节时钟信号DLLCLK的延迟时间。该延迟的时钟信号CLK1实际上被进一步滞后与开关电路SW2的延迟时间相同的量。从而，延迟时钟信号CLK1的相位稍微滞后于该延迟的时间信号DCLK1的相位。
当被调节时钟信号DLLCLK的相位领先于外部时钟信号CLK(图的左侧)并且图3中所示的D型触发器DFF1和DFF2分别锁存高电平的延迟时钟信号DCLK1和DCLK2，并且输出信号OUT1和OUT2都变为高电平。在此，用于表示相位领先的增量信号变为高电平。
当D型触发器DFF1锁存高电平的延迟时钟信号DCLK1，以及D型触发器DFF2锁存低电平的延迟时钟信号DCLK2时，如果被调节时钟信号DLLCLK的相位几乎与外部时钟信号CLK相同(图的中央)，则输出信号OUT1和OUT2分别变为高电平和低电平。在此，用于表示相位一致的保持信号HLD变高电平。
当被调节时钟信号DLLCLK的相位滞后于外部时钟信号CLK的相位(图的右侧)并且D型触发器DFF1和DFF2锁存低电平的延迟时钟信号DCLK1和DCLK2时，输出信号OUT1和OUT2都变为低电平。在此，用于表示相位滞后的减量信号DEC变为高电平。然后图2中所示的相位调节电路16根据信号INC、HLD和DEC调节被调节时钟信号DLLCLK的相位。
图6示出用于提供增量命令以把命令信号CINC变为高电平的情况的相位比较器18的操作。
在初始状态中(图左侧所示的时序图)，用默认命令CDEF设置命令缓冲器/解码器12。如结合图4所示，延迟的时钟信号CLK1相对于外部时钟信号CLK的延迟时间T1约等于该延迟的时钟信号DCLK1相对于被调节时钟信号DLLCLK的延迟时间T2。因此，当被调节时钟信号DLLCLK的相位与外部时钟信号CLK的相位相一致时，相位比较器18输出保持信号HLD。
在该状态中，增量命令被从SDRAM的外部提供，从而命令信号CINC变为高电平。图4中所示的延迟电路DLYB把延迟的时钟信号CLK1相对于外部时钟信号CLK的延迟时间T1增加到等于延迟级DS1的延迟时间。如在该图中央的时序图所示，图3中所示的D型触发器DFF1和DFF2的锁存时间相应地滞后。从而，当被调节时钟信号DLLCLK的相位与外部时钟信号CLK的相位相一致时，输出信号OUT1和OUT2都变为高电平。也就是说，相位比较器18输出该增量信号INC。
接着，在图的右侧所示的时序图中，图2中所示的相位调节电路16根据增量信号INC延迟被调节时钟信号DLLCLK的相位。然后，当被调节时钟信号DLLCLK的相位比外部时钟信号CLK的相位落后一个差值DIF1时，相位比较器18再次输出保持信号HLD，确定该相位相互一致。按照这种方式，在来自SDRAM外部的增量命令(CINC)之下，被调节时钟信号DLLCLK可以比外部时钟信号CLK的相位滞后(DLL调节)。
图7示出用于提供增量命令以把命令信号CDEC变为高电平的情况的相位比较器18的操作。下面将省略与图6相同的操作的详细描述。
在初始状态中(图的左侧所示的时序图)，用默认命令CDEF设置命令缓冲器/解码器12。当被调节时钟信号DLLCLK的相位与外部时钟信号CLK的相位相一致时，相位比较器18输出保持信号HLD。
在该状态中，减量信号被从SDRAM的外部提供，从而命令信号CDEC变为高电平。如该图中央的时序图所示，延迟电路DLYB消除该延迟的时钟信号CLK1与外部时钟信号CLK的相位差。这把D型触发器DFF1和DFF2的锁存时序提前。相应地，输出信号OUT1和OUT2分别变为低电平和高电平，从而输出该减量信号DEC。
接着，在图的右侧所示的时序图中，图2中所示的相位调节电路16根据减量信号DEC提前被调节时钟信号DLLCLK的相位。然后，当被调节时钟信号DLLCLK的相位比外部时钟信号CLK的相位领先一个差值DIF2时，相位比较器18再次输出保持信号HLD，确定该相位相互一致。按照这种方式，在来自SDRAM外部的减量命令(CDEC)之下，被调节时钟信号DLLCLK的相位可以比外部时钟信号CLK的相位领先(DLL调节)。
图8示出图2中所示的数据输入电路38和数据输出电路40的细节。
数据输入电路38具有差分放大器AMP和D型触发器DFF。差分放大器AMP放大通过数据端DQ提供的数据信号与参考电压VREF之间的电压差。D型触发器DFF与被调节时钟信号DLLCLK同步地锁存从差分放大器AMP输出的数据信号，并且输出锁存的信号作为写入数据DIN。
数据输出电路40与被调节时钟信号DLLCLK同步地锁存从数据选择电路36输出的读取数据DOUT，并且把锁存的信号输出到数据端DQ。
图9示出根据本发明的SDRAM的操作。下面将省略与图1中所示相同的操作。在本例中，默认命令CDEF被保存在命令缓冲器/解码器12中。与图1中相同，SDRAM接收与第0个外部时钟信号CLK相关的读取命令R1，并且接收与第一个外部时钟信号CLK相关的写入命令W1。读取等待时间为“2 ”，并且写入等待时间为“0”。
在本例中，被调节时钟信号DLLCLK的相位与外部时钟信号CLK的相位相一致(图9(a))。数据输入电路38如此与外部时钟信号CLK的上升沿同步地接收写入数据D1(图9(b))。在该图中，虚线所示的内部数据信号IDQ表示常规的接收时序。写入数据D1的接收时序比以前(图1)提前时钟缓冲器10的延迟时间tD。
现在，如果对应于读取命令R1的读取地址和对应于写入命令W1的写入地址相同，则SDRAM必须输出还没有写入到存储单元MC的写入数据W1作为读取数据Q1，从而保证读取等待时间为“2”。在此，由图2所示的地址比较器24执行的读取地址和写入地址的比较操作以及由数据选择电路36根据在一致信号COIN所执行的读取信号的选择操作可以在从第一外部时钟信号CLK的上升沿到第二外部时钟信号CLK的上升沿的余量时间tMRG过程中执行。也就是说，该余量时间tMRG变为比先前长延迟时间tD的长度。
例如，假设时间周期tCK为4纳秒(250MHz)并且时钟缓冲器10的延迟时间tD为2纳秒，该余量时间tMRG为4纳秒，即是现有技术的两倍。增加余量时间tMRG使得时钟周期tCK被减小，而不受到余量时间tMRG的限制。也就是说，避免外部时钟信号CLK的最大频率受到该余量时间tMRG的限制。
图10示出根据本发明的SDRAM的另一个操作。下面将省略与图1中相同的详细描述。
在本例中，减量命令CDEC被保持在命令缓冲器/解码器12中。如图7中所示，被调节时钟信号DLLCLK的相位如此领先外部时钟信号CLK的相位(图10(a))。被调节时钟信号DLLCLK的领先相位使得写入数据D1的接收时序和读取数据Q1的输出时序比图9中更早(图10(b))。从而，相对于外部时钟信号CLK的存取时间tAC可以被减少，并且余量时间tMRG被保持在时钟周期tCK。在该图中，虚线所示的数据信号DQ表示常规的输出时序。
顺便提及，被调节时钟信号DLLCLK的相位可以被调节在该范围内，其中第三外部时钟信号CLK的上升沿如果在读取数据Q1的输出周期内。在此，图4中所示的延迟电路DLYB的延迟级DS1的数目以及命令信号的位数可以被增加，以更加精细地对该被调节时钟信号DLLCLK进行调节。
如上文所述，在本实施例中，数据输入电路38和数据输出电路40都与被调节时钟信号DLLCLK相同步地工作。从而，当写入数据D1的输入和读取数据Q1的输出相继地对相同的存储单元执行时，在地址比较器24中的地址比较与在数据选择电路36中的数据选择所需的余量时间可以被扩展到单个时钟周期tCK。换句话说，该时钟周期tCK可以被减少到上述余量时间。结果，外部时钟信号CLK的最大频率可以被增加，用于提高数据传递速率。具体来说，如果外部时钟信号CLK是其系统时钟，则安装有SDRAM的系统可以提高性能。
根据被提供到命令端CMD的命令信号CMD，可变延迟电路DLYB的延迟时间被调节，以调节要在相位比较器18中比较的被调节时钟信号DLLCLK的相位。例如，相位调节电路16可以产生具有与外部时钟信号CLK相同相位的被调节时钟信号DLLCLK，从而SDRAM完全与外部时钟信号CLK同步地接收写入数据D1并且输出读出数据Q1。结果，安装有SDRAM的系统仅仅必须与由其自身所产生的外部时钟信号CLK相步地输出写入数据D1，从而确保与外部时钟信号CLK相同步地接收读取数据Q1。
另外，相位调节电路16可以产生相位领先于外部时钟信号CLK的被调节时钟信号DLLCLK，从而读取数据Q1比与外部时钟信号CLK相同步更早地输出。结果，可以减少在读取操作中的存取时间tAC。也就是说，根据SDRAM的电特性，被调节时钟信号DLLCLK的相位可以被调节以减轻操作缺陷(AC缺陷)。这导致增加制造的成品率。
图11示出本发明的半导体存储器件的第二实施例。与现有技术和第一实施例相同的电路和信号将由相同的参考标号所表示。在此将省略对它们的详细描述。
在本实施例中，形成命令缓冲器/解码器42以取代第一实施例的命令缓冲器/解码器12。命令缓冲器/解码器42仅仅接收与SDRAM相关的那些命令，例如写入命令、读取命令和NOP命令。因此，与第一实施例不同，命令缓冲器/解码器42不接收增量命令(CINC)、减量命令(CDEC)和默认命令(CDEF)。
该SDRAM还具有一个附加的保护电路44。该保护电路44具有多个保险丝。该保险丝在完成在晶片上形成多个SDRAM之后的制造工艺(测试处理)中被编程。该保护电路44根据保险丝编程把命令信号CINC、CDEC和CDEF保持在高电平。其余结构与第一实施例相同。
该实施例可以提供与上述第一实施例相同的效果。另外，在本实施例中，保护电路44保持命令信号CINC、CDEC和CDEF中的任何一个信号为高电平。从而，根据产品规格对该保护电路44编程例如可以促进不同存取时间tAC的SDRAM的制造。另外，当在命令信号CDEF之下，存取时间tAC不符合规格的SDRAM可以用命令信号CDEC来编程，以使得该存取时间tAC符合标准。结果，可以把具有存储缺陷的SDRAM变为符合标准的器件，这增加了成品率。
上述第一和第二实施例处理图4中所示的延迟电路DLYB被构造为一个可变延迟电路从而该延迟时间信号CLK1的相位被相对于延迟时钟信号DCLK而调节。但是，本发明不限于这些实施例。例如，如图12中所示，相位比较器可以被构造为一个可变延迟电路，从而延迟时钟信号DCLK1用延迟时钟信号CLK1来调节。
上述第二实施例处理处理保护电路44被编程以设置任何一个增量命令CINC、减量命令CDEC以及默认命令CDEF。但是，本发明不限于这一实施例。例如，取代保护电路44，根据用于SDRAM的制造工艺中所用的光掩膜的图案形状而要形成在该SDRAM上的预定位置中的导电层可以被用于设置任何一个增量命令CINC、减量命令CDEC以及默认命令CDEF。
本发明不限于上述实施例，并且可以做出各种变型而不脱离本发明的精神和范围。可以对部分或所有部件进行任何改进。
Claims (1)
1.一种半导体存储器件，其中包括：
具有存储单元的存储单元阵列；
相位调节电路，用于使外部时钟信号延迟预定的时间，以产生一个被调节的时钟信号；
相位比较器，用于把所述外部时钟信号的相位与所述被调节的时钟信号的相位相比较，并且根据该比较结果输出一个相位调节信号，以调节所述相位调节电路的延迟时间；
数据输出电路，用于把来自所述存储单元阵列的读取数据与所述被调节时钟信号同步地输出到数据端；以及
数据输入电路，用于与所述被调节的时钟信号同步地接收写入到所述存储单元阵列的写入数据，所述写入数据还被提供到所述数据端；
用于输出命令信号的保护电路；
可变延迟电路，用于根据所述命令信号改变将由所述相位比较器所比较的所述外部时钟信号和所述被调节时钟信号之一的相位。
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