KR20030087902A - 반도체 기억 장치 - Google Patents

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KR20030087902A
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 반도체 기억 장치의 내부 회로의 동작 여유를 확보하여 클록 주기를 높이는 것을 해결 과제로 한다.
위상 조정 회로는 외부 클록 신호를 지연시켜 조정 클록 신호를 생성한다. 위상 비교 회로는 외부 클록 신호와 조정 클록 신호의 위상을 비교하여, 위상 조정 회로의 지연 시간을 조정하는 위상 조정 신호를 출력한다. 데이터 출력 회로는 독출 데이터를 조정 클록 신호에 동기하여 데이터 단자에 출력한다. 데이터 입력 회로는 데이터 단자에 공급되는 기록 데이터를 조정 클록 신호에 동기하여 수신한다. 기록 데이터의 입력과 독출 데이터의 출력이 연속해서 이루어지는 경우, 기록 데이터의 입력 동작과 독출 데이터의 출력 동작의 전환 제어를 1 클록 주기 이내에 완료하면 되어, 클록 주기는 전환 제어에 걸리는 시간까지 단축할 수 있게 된다. 이 결과, 외부 클록 신호의 최고 주파수를 높일 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 클록 동기식 반도체 기억 장치에 관한 것으로, 특히 내부 회로에서 사용하는 내부 클록 신호를 외부 클록 신호에 동기시키는 DLL(Delay Locked Loop) 회로를 탑재한 반도체 기억 장치에 관한 것이다.
최근, SDRAM 등의 반도체 기억 장치에는 독출 데이터의 출력 타이밍을 외부 클록 신호에 동기시키기 위해서, DLL(Delay Locked Loop) 회로가 탑재되어 있다. 데이터 출력 회로를 제어하는 제어 클록 신호의 위상을 DLL 회로에 의해 외부 클록 신호의 위상에 맞춤으로써 독출 데이터는 외부 클록 신호에 동기하여 출력된다. DLL 회로의 기본적인 구성은 예컨대 일본 특허 공개 평10-112182호 공보에 개시되어 있다.
도 12는 DLL 회로를 갖는 SDRAM의 동작을 나타내고 있다. SDRAM은 외부 클록 신호(CLK)를 클록 버퍼로 수신하여, 내부 클록 신호(ICLK)를 생성한다(도 12의 (a)). 내부 클록 신호(ICLK)는 외부 클록 신호(CLK)에 대하여 클록 버퍼의 지연 시간(tD)만큼 지연된다. 지연 시간(tD)은 외부 클록 신호(CLK)의 주파수에는 의존하지 않는 고정 시간이다. 또한, SDRAM은 외부 클록 신호(CLK)와 동일한 위상을 갖는 조정 클록 신호(DLLCLK)를 내부 클록 신호(ICLK)를 이용하여 생성한다(도 12의 (b)).
이 예에서, SDRAM은 0번째의 외부 클록 신호(CLK)에 대응하여 독출 명령(R1)을 수신하고, 첫번째의 외부 클록 신호(CLK)에 대응하여 기록 명령(W1)을 수신한다.
데이터 출력 회로는 독출 명령(R1)에 대응하는 독출 데이터(Q1)를 두번째의 외부 클록 신호(CLK)에 대응하는 조정 클록 신호(DLLCLK)의 상승 엣지에 동기하여데이터 단자(DQ)에 출력한다(도 12의 (c)). 즉, 독출 데이터(Q1)는 두번째의 외부 클록 신호의 상승 엣지에 대하여, 데이터 출력 회로의 지연 시간(tDAC)만큼 지연되어 출력된다(독출 대기 시간 = 2). 이 때문에, 외부 클록 신호(CLK)에 대한 액세스 타임(tAC)은 지연 시간(tDAC)과 같아진다. SDRAM을 탑재하는 시스템은 세번째의 외부 클록 신호(CLK)의 상승 엣지에 동기하여 독출 데이터(Q1)를 수신한다.
한편, 기록 명령(W1)에 대응하는 기록 데이터(D1)는 기록 명령(W1)과 함께, 첫번째의 외부 클록 신호(CLK)의 상승 엣지에 맞춰 공급된다(도 12의 (d)). 이 동작은 기록 대기 시간 "0"의 동작을 말한다. 데이터 입력 회로는 기록 데이터(D1)를 내부 클록 신호(ICLK)의 상승 엣지에 동기하여 수신하고, 내부 데이터(IDQ)로서 출력한다(도 12의 (e)). 이 때문에, 내부 데이터(IDQ)(D1)는 외부 클록 신호(CLK)에 대하여 클록 버퍼의 지연 시간(tD)만큼 지연되어 내부 회로에 전달된다. 이후, 기록 데이터(D1)는 기록 증폭기에서 증폭되어, 내부 데이터 버스를 통해 감지 증폭기로부터 메모리 셀에 기록된다.
독출 데이터(Q1)를 독출하는 메모리 셀과 기록 데이터(D1)를 기록하는 메모리 셀이 동일한 경우, 기록 데이터(D1)를 메모리 셀에 기록한 후에, 기록한 데이터를 메모리 셀로부터 독출하면, 독출 데이터(Q1)의 출력이 지연된다. 액세스의 지연을 방지하기 위해서, 이러한 종류의 SDRAM은 어드레스 비교 회로를 갖고 있다. 그리고, 어드레스 비교 회로에 의해 독출 어드레스와 기록 어드레스를 비교하여, 양 어드레스가 동일한 경우, 기록 데이터(D1)를 독출 데이터(Q1)로서 직접 출력한다.
이 때, 독출 데이터(Q1)를 대기 시간 2로 출력하기 때문에, 어드레스의 비교 및 비교 결과에 따른 독출 데이터의 선택은 내부 데이터(IDQ)(D1)가 출력되고 나서 데이터 출력 회로가 동작을 시작할 때까지 완료하지 않으면 안된다. 즉, 어드레스의 비교 및 독출 데이터의 선택은 첫번째의 내부 클록 신호(ICLK)의 상승 엣지에서부터 두번째의 외부 클록 신호(CLK)(조정 클록 신호(DLLCLK))의 상승 엣지까지의 여유 시간(tMRG) 이내에 완료시킬 필요가 있다.
최근, 동작 주파수가 250 MHz(클록 주기(tCK) = 4 ns)의 SDRAM이 요구되게 되고 있다. 예컨대, 클록 주기(tCK)가 4 ns, 클록 버퍼의 동작 지연이 2 ns인 경우, 여유 시간(tMRG)은 2 ns 이하가 아니면 안된다. 여유 시간(tMRG)이 2 ns를 초과하는 경우, 클록 주기(tCK)를 여유 시간(tMRG)에 맞춰 길게 할 필요가 있다. 즉, 클록의 최고 주파수가 여유 시간(tMRG)에 의해 제한되어 버린다.
상기 문제점은 도 12에 도시한 독출 명령(R1)과 기록 명령(W1)이 연속해서 입력되는 경우로 한정하지 않는다. 일반적으로, 기록 데이터(D1)를 수신한 클록의 다음 클록에 동기하여 독출 데이터(Q1)를 출력하는 경우에 공통의 문제이다.
본 발명의 목적은 반도체 기억 장치의 내부 회로의 동작 여유를 확보하여 클록 주기를 높이는 데에 있다.
도 1은 본 발명의 제1 실시예를 도시하는 블록도.
도 2는 도 1의 위상 비교 회로를 상세히 도시하는 회로도.
도 3은 도 2의 지연 회로를 상세히 도시하는 회로도.
도 4는 도 1의 위상 비교 회로의 동작을 도시하는 타이밍도.
도 5는 증가 명령을 수신했을 때의 위상 조정 회로의 동작을 도시하는 타이밍도.
도 6은 감소 명령을 수신했을 때의 위상 조정 회로의 동작을 도시하는 타이밍도.
도 7은 도 1의 데이터 입력 회로 및 데이터 출력 회로를 도시하는 회로도.
도 8은 제1 실시예의 SDRAM의 동작을 도시하는 타이밍도.
도 9는 제1 실시예의 SDRAM의 다른 동작을 도시하는 타이밍도.
도 10은 본 발명의 제2 실시예를 도시하는 블록도.
도 11은 지연 회로의 다른 예를 도시하는 회로도.
도 12는 종래의 DLL 회로를 갖는 SDRAM의 동작을 도시하는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 클록 버퍼
12, 42 : 명령 버퍼 ·디코더
14 : 어드레스 버퍼
16 : 위상 조정 회로
18 : 위상 비교 회로
20 : 행 어드레스 래치
22 : 열 어드레스 래치
24 : 어드레스 비교 회로
26 : 행 디코더
28 : 메모리 셀 어레이
30 : 감지 증폭기
32 : 열 디코더
34 : 기록 증폭기
36 : 데이터 선택 회로
38 : 데이터 입력 회로
40 : 데이터 출력 회로
44 : 퓨즈 회로
ADD : 어드레스 신호
BL : 비트선
CLK : 외부 클록 신호
CINC, CDEC, CDEF : 명령 신호
CMD : 명령 신호
COIN : 일치 신호
DB : 내부 데이터 버스
DEC : 감소 신호
DIN : 기록 데이터
DLLCLK : 조정 클록 신호
DLYA, DLYB, DLYC : 지연 회로
DOUT : 독출 데이터
DQ : 데이터 단자
DS1 : 지연단
HLD : 홀드 신호
ICLK : 내부 클록 신호
ICMD : 내부 명령 신호
INC : 증가 신호
MC : 메모리 셀
WL : 워드선
청구항 제1항의 반도체 기억 장치에서는, 위상 조정 회로는 외부 클록 신호를 소정량 지연시켜 조정 클록 신호를 생성한다. 위상 비교 회로는 외부 클록 신호와 조정 클록 신호의 위상을 비교하고, 비교 결과에 따라서 위상 조정 회로의 지연시간을 조정하는 위상 조정 신호를 출력한다. 데이터 출력 회로는 메모리 셀 어레이로부터의 독출 데이터를 조정 클록 신호에 동기하여 데이터 단자에 출력한다. 데이터 입력 회로는 데이터 단자에 공급되는 메모리 셀 어레이에의 기록 데이터를 조정 클록 신호에 동기하여 수신한다. 즉, 데이터 출력 회로와 데이터 입력 회로는, 동일한 조정 클록 신호에 동기하여 동작한다.
조정 클록 신호의 주기는 외부 클록 신호의 주기와 동일하다. 이 때문에, 기록 데이터의 입력과 독출 데이터의 출력이 연속해서 이루어지는 경우, 기록 데이터의 입력 동작과 독출 데이터의 출력 동작의 전환 제어는 1 클록 주기 이내에 완료되면 된다. 다시 말해서, 클록 주기는 상기 전환 제어에 걸리는 시간까지 단축할 수 있게 된다. 이 결과, 외부 클록 신호의 최고 주파수가 전환 제어에 걸리는 시간에 의해 제한되는 것을 방지할 수 있고, 외부 클록 신호의 최고 주파수를 높게 할 수 있다.
청구항 제2항의 반도체 기억 장치에서는, 어드레스 단자는 데이터를 기록하는 메모리 셀을 선택하는 기록 어드레스 및 데이터를 독출하는 메모리 셀을 선택하는 독출 어드레스를 수신한다. 어드레스 비교 회로는 어드레스 단자에서 수신한 기록 어드레스와 독출 어드레스를 비교한다. 데이터 선택 회로는 어드레스 비교 회로의 비교에 의해 기록 어드레스와 독출 어드레스가 일치했을 때에, 기록 어드레스에 대응하여 공급되는 기록 데이터를 독출 어드레스에 대응하는 독출 데이터로서 데이터 출력 회로에 출력한다.
전술한 바와 같이, 기록 데이터의 입력에서부터 독출 데이터의 출력까지는 1클록 주기 이내에 완료되면 된다. 이 때문에, 어드레스 비교 회로에서의 어드레스 비교와 데이터 선택 회로에서의 데이터 선택에 필요한 여유 시간은 1 클록 주기까지 연장시킬 수 있다. 이 때문에, 클록 주기가 여유 시간에 의해서 제한되고 있는 경우, 이 제한을 완화할 수 있다. 즉, 외부 클록 신호의 최고 주파수를 높게 할 수 있고, 데이터 전송 속도를 향상시킬 수 있다.
청구항 제3항의 반도체 기억 장치에서는, 위상 조정 회로는 외부 클록 신호와 동일한 위상의 조정 클록 신호를 생성한다. 이 때문에, 반도체 기억 장치는 외부 클록 신호에 완전히 동기하여 기록 데이터를 수신할 수 있고, 독출 데이터를 출력할 수 있다. 다시 말해서, 반도체 기억 장치를 탑재하는 시스템은 기록 데이터를 자신이 생성하는 외부 클록 신호에 동기하여 출력하면 되며, 독출 데이터를 외부 클록 신호에 동기하여 확실하게 수신할 수 있다.
청구항 제4항의 반도체 기억 장치에서는, 위상 조정 회로는 외부 클록 신호보다 위상이 앞선 조정 클록 신호를 생성한다. 이 때문에, 독출 데이터를 외부 클록 신호에 동기시키는 것보다 빠르게 출력할 수 있어, 독출 동작시의 액세스 시간을 단축할 수 있다.
청구항 제5항의 반도체 기억 장치에서는, 가변 지연 회로는 위상 비교 회로에서 비교하는 외부 클록 신호의 위상 또는 조정 클록 신호의 위상을 외부 단자에 공급되는 명령 신호에 따라서 조정한다. 이 때문에, 클록 신호의 위상을 반도체 기억 장치의 전기적 특성에 따라서 조정함으로써, 특성 불량을 구제할 수 있다. 이 결과, 수율을 향상시킬 수 있다.
청구항 제6항의 반도체 기억 장치에서는, 가변 지연 회로는 위상 비교 회로에서 비교하는 외부 클록 신호의 위상 또는 조정 클록 신호의 위상을 명령 신호에 따라서 조정한다. 퓨즈 회로는 가변 지연 회로의 지연 시간을 설정하는 명령 신호를 출력한다. 반도체 기억 장치의 전기적 특성에 따라서 퓨즈 회로를 프로그램하고, 클록 신호의 위상을 조정함으로써, 특성 불량을 구제할 수 있다. 이 결과, 수율을 향상시킬 수 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
도 1은 본 발명의 반도체 기억 장치의 제1 실시예를 나타내고 있다. 이 실시예는 청구항 제1항 내지 제5항에 대응하고 있다. 이 반도체 기억 장치는 실리콘 기판 상에 CMOS 공정을 사용하여 SDRAM으로서 형성되어 있다. 도면에서, 굵은 선으로 나타낸 신호선은 복수 비트로 구성되어 있다. 도면 좌측의 이중 동그라미는 외부 단자를 나타내고 있다.
SDRAM은 클록 버퍼(10), 명령 버퍼 ·디코더(12), 어드레스 버퍼(14), 위상 조정 회로(16), 위상 비교 회로(18), 행 어드레스 래치(20), 열 어드레스 래치(22), 어드레스 비교 회로(24), 행 디코더(26), 메모리 셀 어레이(28), 감지 증폭기(30), 열 디코더(32), 기록 증폭기(34), 데이터 선택 회로(36), 데이터 입력 회로(38) 및 데이터 출력 회로(40)를 갖고 있다.
클록 버퍼(10)는 외부 클록 신호(CLK)를 수신하고, 수신된 신호를 내부 클록 신호(ICLK)로서 출력한다. 외부 클록 신호(CLK)는 SDRAM을 탑재하는 시스템이 생성하는 시스템 클록이다.
명령 버퍼 ·디코더(12)는 내부 클록 신호(ICLK)에 동기하여 명령 신호(CMD)를 수신하고, 수신된 신호를 디코드하여, 디코드 결과를 내부 명령 신호(ICMD)로서 출력한다. 명령 신호(CMD)로서, 기록 명령, 독출 명령, NOP 명령 등 외에 후술하는 조정 클록 신호(DLLCLK)의 위상을 조정하기 위한 증가 명령, 감소 명령, 디폴트 명령이 공급된다.
명령 버퍼 ·디코더(12)는 증가 명령, 감소 명령, 디폴트 명령이 공급되었을 때, 명령 신호(CINC, CDEC, CDEF)를 각각 출력한다. 디코드된 명령 신호(CINC, CDEC, CDEF)중 하나는 하이 레벨로 변화되어, 다른 명령 신호를 수신할 때까지, 하이 레벨을 유지한다. 즉, 명령 버퍼 ·디코더(12)는 동작 모드를 설정하는 모드 레지스터의 기능을 갖고 있다.
어드레스 버퍼(14)는 내부 클록 신호(ICLK)에 동기하여 어드레스 단자에 공급되는 어드레스 신호(ADD)를 수신하고, 수신된 신호를 내부 어드레스 신호(IADD)로서 출력한다. 어드레스 신호(ADD)는 행 어드레스 및 열 어드레스로 나눠 어드레스 단자에 공급된다.
위상 조정 회로(16)는 내부 클록 신호(ICLK)의 위상을 조정하고, 조정된 신호를 조정 클록 신호(DLLCLK)로서 출력한다. 위상 조정 회로(16)는 위상 비교 회로(18)로부터의 증가 신호(INC)를 수신했을 때에 조정 클록 신호(DLLCLK)의 위상을 지연시키고, 감소 신호(DEC)를 수신했을 때에 조정 클록 신호(DLLCLK)의 위상을 빠르게 하며, 홀드 신호(HLD)를 수신했을 때에 조정 클록 신호(DLLCLK)의 위상을 고정한다. 즉, 증가 신호(INC), 감소 신호(DEC) 및 홀드 신호(HLD)는 위상 조정 회로(16)의 위상을 조정하는 위상 조정 신호이다.
위상 비교 회로(18)는 외부 클록 신호(CLK)와 조정 클록 신호(DLLCLK)의 위상을 비교한다. 위상 비교 회로(18)는 조정 클록 신호(DLLCLK)의 위상이 외부 클록 신호(CLK)의 위상보다 앞서 있을 때 증가 신호(INC)를 출력한다. 위상 비교 회로(18)는 조정 클록 신호(DLLCLK)의 위상이 외부 클록 신호(CLK)의 위상보다 지연되어 있을 때 감소 신호(DEC)를 출력한다. 위상 비교 회로(18)는 조정 클록 신호(DLLCLK)의 위상과 외부 클록 신호(CLK)의 위상의 차가 소정량 미만일 때 홀드 신호(HLD)를 출력한다. 또한, 위상 비교 회로(18)는 후술하는 도 2에 도시한 바와 같이 외부 클록 신호(CLK)를 지연시키는 가변 지연 회로(DLYB)를 갖고 있고, 명령 버퍼 ·디코더(12)로부터의 명령 신호(CINC, CDEC, CDEF)에 따라서 가변 지연 회로(DLYB)의 지연 시간을 조정한다.
행 어드레스 래치(20)는 행 동작을 나타내는 내부 명령 신호(ICMD)를 수신했을 때에 내부 클록 신호(ICLK)에 동기하여 내부 어드레스 신호(IADD)(행 어드레스)를 래치하고, 래치된 어드레스를 행 디코더(26)에 출력한다. 열 어드레스 래치(22)는 열 동작을 나타내는 내부 명령 신호(ICMD)를 수신했을 때에 내부 클록 신호(ICLK)에 동기하여 내부 어드레스 신호(IADD)(열 어드레스)를 래치하고, 래치된 어드레스를 열 디코더(32)에 출력한다.
어드레스 비교 회로(24)는 명령 신호(CMD)에 대응하여 연속해서 공급되는 2개의 어드레스 신호(ADD)를 비교하여, 양 어드레스 신호(ADD)가 일치했을 때에 일치 신호(COIN)를 데이터 선택 회로(36)에 출력한다.
메모리 셀 어레이(28)는 매트릭스형으로 배치된 복수의 휘발성 메모리 셀(MC)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL)을 갖고 있다. 메모리 셀(MC)은 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다.
행 디코더(26)는 메모리 셀 어레이(28)의 워드선(WL)을 선택하기 위해서, 행 어드레스 래치(20)로부터의 행 어드레스를 디코드한다. 열 디코더(32)는 비트선과 내부 데이터 버스(DB)를 접속하는 칼럼 스위치를 선택하기 위해서, 열 어드레스 래치(22)로부터의 열 어드레스를 디코드한다. 감지 증폭기 열(30)은 비트선(BL)에 접속된 복수의 감지 증폭기와 복수의 칼럼 스위치를 갖고 있다. 감지 증폭기는 메모리 셀(MC)에서 비트선(BL)으로 독출된 데이터의 신호량을 증폭하여, 독출 데이터로서 칼럼 스위치를 통해 내부 데이터 버스(DB)에 출력한다. 혹은 감지 증폭기는 내부 데이터 버스(DB)에서 칼럼 스위치를 통해 비트선(BL)에 전달된 기록 데이터의 신호량을 유지한다.
기록 증폭기(34)는 기록 동작시에 데이터 입력 회로(38)로부터의 기록 데이터(DIN)를 내부 데이터 버스(DB)에 출력한다. 데이터 선택 회로(36)는 독출 동작시에 메모리 셀 어레이(28)로부터 독출된 데이터를 독출 데이터(DOUT)로서 출력한다. 또한, 데이터 선택 회로(36)는 일치 신호(COIN)를 수신했을 때에 메모리 셀 어레이(28)로부터의 데이터를 출력하지 않고, 기록 증폭기(34)에 유지되어 있는 기록 데이터를 독출 데이터(DOUT)로서 출력한다.
데이터 입력 회로(38)는 기록 동작시에 활성화되어, 데이터 단자(DQ)에 공급되는 기록 데이터를 조정 클록 신호(DLLCLK)에 동기하여 수신하고, 수신된 데이터를 기록 데이터(DIN)로서 출력한다. 데이터 출력 회로(40)는 독출 동작시에 활성화되고, 데이터 선택 회로(36)로부터 출력되는 독출 데이터(DOUT)를 데이터 단자(DQ)에 출력한다. 즉, 본 발명에서는 데이터 출력 회로(40) 뿐만 아니라 데이터 입력 회로(38)도 조정 클록 신호(DLLCLK)에 동기하여 동작한다.
도 2는 도 1에 도시한 위상 비교 회로(18)를 상세히 나타내고 있다. 위상 비교 회로(18)는 지연 회로(DLYA, DLYB, DLYC), D 플립플롭(DFF1, DFF2) 및 논리 게이트를 갖고 있다.
지연 회로(DLYA)는 조정 클록 신호(DLLCLK)를 지연시켜, 지연 클록 신호(DCLK1)로서 출력한다. 지연 회로(DLYB)는 명령 신호(CINC, CDEC, CDEF)에 따라서 외부 클록 신호(CLK)를 지연시켜, 지연 클록 신호(CLK1)로서 출력한다. 즉, 지연 회로(DLYB)는 가변 지연 회로로서 동작한다. 지연 회로(DLYC)는 지연 클록 신호(DCLK1)를 지연시켜, 지연 클록 신호(DCLK2)로서 출력한다. 위상 비교 회로(18)는 후술하는 바와 같이 외부 클록 신호(CLK)와 조정 클록 신호(DLLCLK)의 위상차가 지연 회로(DLYC)의 지연 시간 미만일 때 양 클록 신호의 위상이 일치하고 있다고 판단한다.
D플립플롭(DFF1)은 지연 클록 신호(CLK1)에 동기하여 지연 클록 신호(DCLK1)를 래치하여, 출력 신호(OUT1)로서 출력한다. D 플립플롭(DFF2)은 지연 클록 신호(CLK1)에 동기하여 지연 클록 신호(DCLK2)를 래치하여, 출력 신호(OUT2)로서출력한다. 그리고, 출력 신호(OUT1, OUT2)의 논리에 따라서 논리 게이트(GATE)에서 홀드 신호(HLD), 증가 신호(INC), 감소 신호(DEC) 중 어느 하나가 출력된다.
도 3은 도 2에 도시한 지연 회로(DLYA, DLYB)를 상세히 나타내고 있다.
지연 회로(DLYA)는 직렬로 접속된 2개의 CMOS 인버터로 이루어지는 지연단(DS1)을 갖고 있다. 지연 회로(DLYB)는 직렬로 접속된 2개의 지연단(DS1) 및 이들 지연단(DS1)의 입력 노드, 출력 노드와 지연 클록 신호(CLK1)의 출력 노드를 각각 접속하는 3개의 스위치 회로(SW1, SW2, SW3)를 갖고 있다. 스위치 회로(SW1, SW2, SW3)는 CMOS 전달 게이트 및 전달 게이트를 제어하는 명령 신호(CINC, CDEF, CDEC)를 수신하는 인버터를 각각 갖고 있다.
스위치 회로(SW1)는 명령 신호(CINC)가 하이 레벨일 때에 온으로 되어, 외부 클록 신호(CLK)를 지연 클록 신호(CLK1)로서 전달한다. 스위치 회로(SW2)는 명령 신호(CDEF)가 하이 레벨일 때에 온으로 되어, 외부 클록 신호(CLK)를 지연단(DS1)에서 지연시킨 신호를 지연 클록 신호(CLK1)로서 전달한다. 스위치 회로(SW3)는 명령 신호(CDEC)가 하이 레벨일 때에 온으로 되어, 외부 클록 신호(CLK)를 2개의 지연단(DS1)에서 지연시킨 신호를 지연 클록 신호(CLK1)로서 전달한다.
도 4는 도 2에 도시한 위상 비교 회로(18)의 동작을 나타내고 있다. 이 예에서는 명령 신호(CINC, CDEC, CDEF) 중 명령 신호(CDEF)만이 하이 레벨로 변화하고 있다. 즉, 지연 클록 신호(CLK1)는 외부 클록 신호(CLK)에 대하여 도 3에 도시한 지연단(DS1)의 지연 시간만큼 지연되어, 지연 클록 신호(DCLK1)는 조정 클록 신호(DLLCLK)에 대하여 지연단(DS1)의 지연 시간만큼 지연된다. 즉, 지연 클록 신호(CLK1)의 외부 클록 신호(CLK)에 대한 지연 시간 및 지연 클록 신호(DCLK1)의 조정 클록 신호(DLLCLK)에 대한 지연 시간은 같아진다. 실제로는 지연 클록 신호(DCLK1)는 또한 스위치 회로(SW2)의 지연 시간만큼 지연된다. 이 때문에, 지연 클록 신호(CLK1)의 위상은 지연 클록 신호(DCLK1)의 위상보다 약간 지연된다.
조정 클록 신호(DLLCLK)의 위상이 외부 클록 신호(CLK)의 위상에 비해서 앞서 있고(도면의 좌측), 도 2에 도시한 D 플립플롭(DFF1, DFF2)이 지연 클록 신호(DCLK1, DCLK2)의 하이 레벨을 각각 래치한 경우, 출력 신호(OUT1, OUT2)는 함께 하이 레벨로 변화된다. 이 때, 위상이 앞서 있는 상태를 나타내는 증가 신호(INC)가 하이 레벨로 변화된다.
조정 클록 신호(DLLCLK)의 위상이 외부 클록 신호(CLK)의 위상과 거의 같고(도면의 중앙), D 플립플롭(DFF1)이 지연 클록 신호(DCLK1)의 하이 레벨을 래치하고, D 플립플롭(DFF2)이 지연 클록 신호(DCLK2)의 로우 레벨을 래치한 경우, 출력 신호(OUT1, OUT2)는 하이 레벨, 로우 레벨로 각각 변화된다. 이 때, 위상의 일치를 나타내는 홀드 신호(HLD)가 하이 레벨로 변화된다.
조정 클록 신호(DLLCLK)의 위상이 외부 클록 신호(CLK)의 위상에 비해서 지연되고 있고(도면의 우측), D 플립플롭(DFF1, DFF2)이 지연 클록 신호(DCLK1, DCLK2)의 로우 레벨을 래치한 경우, 출력 신호(OUT1, OUT2)는 함께 로우 레벨로 변화된다. 이 때, 위상의 지연을 나타내는 감소 신호(DEC)가 하이 레벨로 변화된다. 그리고, 도 1에 도시한 위상 조정 회로(16)는 조정 클록 신호(DLLCLK)의 위상을 신호(INC, HLD, DEC)에 따라서 조정한다.
도 5는 증가 명령이 공급되어, 명령 신호(CINC)가 하이 레벨로 변화되었을 때의 위상 비교 회로(18)의 동작을 나타내고 있다.
초기 상태(도면 좌측의 타이밍도)에 있어서, 명령 버퍼 ·디코더(12)에는 디폴트 명령(CDEF)이 설정되어 있다. 도 3에서 설명한 바와 같이, 지연 클록 신호(CLK1)의 외부 클록 신호(CLK)에 대한 지연 시간(T1)과, 지연 클록 신호(DCLK1)의 조정 클록 신호(DLLCLK)에 대한 지연 시간(T2)은 거의 같다. 이 때문에, 위상 비교 회로(18)는 조정 클록 신호(DLLCLK)의 위상이 외부 클록 신호(CLK)의 위상과 일치하고 있을 때에, 홀드 신호(HLD)를 출력한다.
이 상태에서, 증가 명령이 SDRAM의 외부로부터 공급되어, 명령 신호(CINC)는 하이 레벨로 변화된다. 도 3에 도시한 지연 회로(DLYB)는 지연 클록 신호(CLK1)의 외부 클록 신호(CLK)에 대한 지연 시간(T1)을 지연단(DS1)의 지연 시간만큼 크게 한다. 이 때문에, 도면 중앙의 타이밍도에 도시한 바와 같이, 도 2에 도시한 D 플립플롭(DFF1, DFF2)의 래치 타이밍은 지연된다. 따라서, 조정 클록 신호(DLLCLK)의 위상이 외부 클록 신호(CLK)의 위상과 일치하고 있을 때에, 출력 신호(OUT1, OUT2)는 함께 하이 레벨이 된다. 즉, 위상 비교 회로(18)는 증가 신호(INC)를 출력한다.
다음에, 도면 우측의 타이밍도에 있어서, 도 1에 도시한 위상 조정 회로(16)는 증가 신호(INC)에 따라서 조정 클록 신호(DLLCLK)의 위상을 지연시킨다. 그리고, 위상 비교 회로(18)는 조정 클록 신호(DLLCLK)의 위상이 외부 클록 신호(CLK)의 위상에 대하여 차(DIF1)만큼 지연되었을 때에, 위상이 일치했다고 판단하여 홀드 신호(HLD)를 다시 출력한다. 이와 같이, SDRAM의 외부로부터의 증가 명령(CINC)에 의해 조정 클록 신호(DLLCLK)의 위상을 외부 클록 신호(CLK)의 위상에 대하여 지연시킬 수 있다(DLL 조정).
도 6은 감소 명령이 공급되어, 명령 신호(CDEC)가 하이 레벨로 변화되었을 때의 위상 비교 회로(18)의 동작을 나타내고 있다. 도 5와 동일한 동작에 대해서는 상세한 설명을 생략한다.
초기 상태(도면 좌측의 타이밍도)에 있어서, 명령 버퍼 ·디코더(12)에는 디폴트 명령(CDEF)이 설정되고 있다. 위상 비교 회로(18)는 조정 클록 신호(DLLCLK)의 위상이 외부 클록 신호(CLK)의 위상과 일치하고 있을 때에 홀드 신호(HLD)를 출력한다.
이 상태에서, 감소 명령이 SDRAM의 외부로부터 공급되어, 명령 신호(CDEC)는 하이 레벨로 변화된다. 지연 회로(DLYB)는 도면 중앙의 타이밍도에 도시한 바와 같이, 지연 클록 신호(CLK1)의 외부 클록 신호(CLK)에 대한 위상차를 없앤다. 이 때문에, D 플립플롭(DFF1, DFF2)의 래치 타이밍은 빠르게 된다. 이 때문에, 출력 신호(OUT1, OUT2)는 각각 로우 레벨, 하이 레벨로 되어, 감소 신호(DEC)가 출력된다.
다음에, 도면 우측의 타이밍에 있어서, 도 1에 도시한 위상 조정 회로(16)는 감소 신호(DEC)에 따라서 조정 클록 신호(DLLCLK)의 위상을 진행하게 한다. 그리고, 위상 비교 회로(18)는 조정 클록 신호(DLLCLK)의 위상이 외부 클록 신호(CLK)의 위상에 대하여 차(DIF2)만큼 앞서 있을 때에, 위상이 일치했다고 판단하여 홀드 신호(HLD)를 다시 출력한다. 이와 같이, SDRAM의 외부로부터의 감소 명령(CDEC)에 의해 조정 클록 신호(DLLCLK)의 위상을 외부 클록 신호(CLK)의 위상에 대하여 앞서도록 할 수 있다(DLL 조정).
도 7은 도 1에 도시한 데이터 입력 회로(38) 및 데이터 출력 회로(40)를 상세히 나타내고 있다.
데이터 입력 회로(38)는 차동 증폭 회로(AMP)와 D 플립플롭(DFF)을 갖고 있다. 차동 증폭 회로(AMP)는 데이터 단자(DQ)를 통해 공급되는 데이터 신호와 기준 전압(VREF)의 전압차를 증폭한다. D 플립플롭(DFF)은 차동 증폭 회로(AMP)에서 출력되는 데이터 신호를 조정 클록 신호(DLLCLK)에 동기하여 래치하고, 래치한 신호를 기록 데이터(DIN)로서 출력한다.
데이터 출력 회로(40)는 데이터 선택 회로(36)로부터 출력되는 독출 데이터(DOUT)를 조정 클록 신호(DLLCLK)에 동기하여 래치하고, 래치한 신호를 데이터 단자(DQ)에 출력한다.
도 8은 본 발명의 SDRAM의 동작을 나타내고 있다. 전술한 도 12와 동일한 동작에 대해서는 상세한 설명은 생략한다. 이 예에서는, 명령 버퍼 ·디코더(12)에 디폴트 명령(CDEF)이 유지되고 있다. SDRAM은 도 12와 같이, 0번째의 외부 클록 신호(CLK)에 대응하여 독출 명령(R1)을 수신하고, 첫번째의 외부 클록 신호(CLK)에 대응하여 기록 명령(W1)을 수신한다. 독출 대기 시간은 "2", 기록 대기 시간은 "0"이다.
이 예에서, 조정 클록 신호(DLLCLK)의 위상은 외부 클록 신호(CLK)의 위상과 일치하고 있다(도 8의 (a)). 이 때문에, 데이터 입력 회로(38)는 외부 클록 신호(CLK)의 상승 엣지에 동기하여 기록 데이터(D1)를 수신한다(도 8의 (b)). 도면에서, 파선으로 나타낸 내부 데이터 신호(IDQ)는 종래의 수신 타이밍을 나타내고 있다. 기록 데이터(D1)의 수신 타이밍은 종래(도 12)에 비해서 클록 버퍼(10)의 지연 시간(tD)만큼 빨라진다.
여기서, 독출 명령(R1)에 대응하는 독출 어드레스와, 기록 명령(W1)에 대응하는 기록 어드레스가 동일한 경우, SDRAM은 독출 대기 시간 "2"를 지키기 위해서, 메모리 셀(MC)에 기록되기 전의 기록 데이터(W1)를 독출 데이터(Q1)로서 출력하지 않으면 안된다. 이 때, 도 1에 도시한 어드레스 비교 회로(24)에 의한 독출 어드레스와 기록 어드레스의 비교 동작 및 일치 신호(COIN)에 응답하는 데이터 선택 회로(36)에서의 독출 데이터의 선택 동작은 첫번째의 외부 클록 신호(CLK)의 상승 엣지에서부터 두번째의 외부 클록 신호(CLK)의 상승 엣지까지의 여유 시간(tMRG)에 행하면 된다. 즉, 여유 시간(tMRG)은 종래보다 지연 시간(tD)만큼 길어진다.
예컨대, 클록 주기(tCK)가 4 ns(250 MHz)이고, 클록 버퍼(10)의 지연 시간(tD)이 2 ns인 경우, 여유 시간(tMRG)은 종래의 2배의 4 ns가 된다. 여유 시간(tMRG)을 증가시킬 수 있기 때문에, 클록 주기(tCK)는 여유 시간(tMRG)에 제한되는 일이 없이 단축할 수 있게 된다. 즉, 외부 클록 신호(CLK)의 최고 주파수가, 여유 시간(tMRG)에 의해 제한되는 것을 방지할 수 있다.
도 9는 본 발명의 SDRAM의 다른 동작을 나타내고 있다. 전술한 도 12와 동일한 동작에 대해서는 상세한 설명은 생략한다.
이 예에서는, 명령 버퍼 ·디코더(12)에 감소 명령(CDEC)이 유지되어 있다. 이 때문에, 도 6에 도시한 바와 같이, 조정 클록 신호(DLLCLK)의 위상은 외부 클록신호(CLK)의 위상보다 앞서고 있다(도 9의 (a)). 조정 클록 신호(DLLCLK)의 위상이 잎서고 있기 때문에, 기록 데이터(D1)의 수신 타이밍 및 독출 데이터(Q1)의 출력 타이밍은 도 8보다 빨라진다(도 9의 (b)). 이 때문에, 여유 시간(tMRG)을 클록 주기(tCK)로 유지한 채로, 외부 클록 신호(CLK)에 대한 액세스 타임(tAC)을 단축할 수 있다. 도면에서, 파선으로 나타낸 데이터 신호(DQ)는 종래의 출력 타이밍을 나타내고 있다.
또한, 조정 클록 신호(DLLCLK)의 위상은 세번째의 외부 클록 신호(CLK)의 상승 엣지가 독출 데이터(Q1)의 출력 기간에 포함되는 범위에서 조정 가능하다. 이 때, 도 3에 도시한 지연 회로(DLYB)의 지연단(DS1)의 수 및 명령 신호의 비트수를 늘림으로써, 조정 클록 신호(DLLCLK)의 위상을 미세하게 조정할 수 있다.
이상, 본 실시예에서는, 데이터 입력 회로(38)와 데이터 출력 회로(40)를 함께 조정 클록 신호(DLLCLK)에 동기하여 동작시켰다. 이 때문에, 동일한 메모리 셀에 대응하여, 기록 데이터(D1)의 입력과 독출 데이터(Q1)의 출력이 연속해서 이루어지는 경우, 어드레스 비교 회로(24)에서의 어드레스 비교와 데이터 선택 회로(36)에서의 데이터 선택에 필요한 여유 시간을 1 클록 주기(tCK)까지 연장시킬 수 있다. 다시 말해서, 클록 주기(tCK)를 상기 여유 시간까지 단축할 수 있게 된다. 이 결과, 외부 클록 신호(CLK)의 최고 주파수를 높일 수 있어, 데이터 전송 속도를 향상시킬 수 있다. 특히, 외부 클록 신호(CLK)가 SDRAM을 탑재하고 있는 시스템의 시스템 클록인 경우, 시스템의 성능을 향상시킬 수 있다.
명령 단자(CMD)에 공급되는 명령 신호(CMD)에 따라서 가변 지연 회로(DLYB)의 지연 시간을 조정하여, 위상 비교 회로(18)에서 비교하는 조정 클록 신호(DLLCLK)의 위상(P)을 조정했다. 예컨대, 위상 조정 회로(16)가 외부 클록 신호(CLK)와 동일한 위상의 조정 클록 신호(DLLCLK)를 생성함으로써, SDRAM은 외부 클록 신호(CLK)에 완전히 동기하여, 기록 데이터(D1)를 수신할 수 있고, 독출 데이터(Q1)를 출력할 수 있다. 이 결과, SDRAM을 탑재하는 시스템은 기록 데이터(D1)를 자신이 생성하는 외부 클록 신호(CLK)에 동기하여 출력하면 되며, 독출 데이터(Q1)를 외부 클록 신호(CLK)에 동기하여 확실하게 수신할 수 있다.
혹은 위상 조정 회로(16)가 외부 클록 신호(CLK)의 위상보다 앞선 위상의 조정 클록 신호(DLLCLK)를 생성함으로써, 독출 데이터(Q1)를 외부 클록 신호(CLK)에 동기시키는 것보다 빠르게 출력할 수 있다. 이 결과, 독출 동작시의 액세스 시간(tAC)을 단축할 수 있다. 즉, 조정 클록 신호(DLLCLK)의 위상을 SDRAM의 전기적 특성에 따라서 조정함으로써, 특성 불량을 구제할 수 있다. 이 결과, 수율을 향상시킬 수 있다.
도 10은 본 발명의 반도체 기억 장치의 제2 실시예를 나타내고 있다. 이 실시예는 청구항 제1항 내지 제4항, 제6항에 대응하고 있다. 종래 기술 및 제1 실시예에서 설명한 회로 ·신호와 동일한 회로 ·신호에 대해서는 동일한 부호를 붙여, 이들에 대해서는 상세한 설명을 생략한다.
이 실시예에서는, 제1 실시예의 명령 버퍼 ·디코더(12) 대신에 명령 버퍼 ·디코더(42)가 형성되어 있다. 명령 버퍼 ·디코더(42)는 기록 명령, 독출 명령, NOP 명령 등, SDRAM의 메모리 동작에 관계되는 명령만을 수신한다. 이 때문에, 명령 버퍼 ·디코더(42)는 제1 실시예와 달리 증가 명령(CINC), 감소 명령(CDEC) 및 디폴트 명령(CDEF)은 수신하지 않는다.
또한, SDRAM에는 퓨즈 회로(42)가 새롭게 형성되어 있다. 퓨즈 회로(42)는 복수의 퓨즈를 갖고 있다. 퓨즈는 제조 공정(시험 공정)에 있어서, SDRAM의 웨이퍼 완성후에 프로그램된다. 퓨즈 회로(42)는 퓨즈의 프로그램에 따라서, 명령 신호(CINC, CDEC, CDEF) 중 어느 것을 하이 레벨로 유지한다. 그 밖의 구성은 제1 실시예와 동일하다.
이 실시예에서도 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 퓨즈 회로(42)에 의해 명령 신호(CINC, CDEC, CDEF) 중 어느 하나를 하이 레벨로 유지했다. 이 때문에, 예컨대, 퓨즈 회로(42)를 제품 사양에 따라서 프로그램함으로써, 액세스 타임(tAC)이 상이한 SDRAM을 용이하게 제조할 수 있다. 혹은 명령 신호(CDEF)의 설정시에 액세스 타임(tAC)이 규격 외의 SDRAM에 대해서, 명령 신호(CDEC)를 프로그램함으로써, 액세스 타임(tAC)을 규격 내로 할 수 있다. 이 결과, 액세스 불량의 SDRAM을 양품으로 할 수 있어, 수율을 향상시킬 수 있다.
또한, 전술한 제1 및 제2 실시예에서는, 도 3에 도시한 지연 회로(DLYB)를 가변 지연 회로로서 구성함으로써, 지연 클록 신호(CLK1)의 위상을 지연 클록 신호(DCLK)에 대하여 조정하는 예에 관해서 설명하였다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 도 11에 도시한 바와 같이, 위상 비교 회로에서의 지연 회로(DLYA)를 가변 지연 회로로서 구성함으로써, 지연 클록 신호(DCLK)의위상을 지연 클록 신호(CLK1)에 대하여 조정하더라도 좋다.
전술한 제2 실시예에서는 퓨즈 회로(44)를 프로그램함으로써 증가 명령(CINC), 감소 명령(CDEC) 및 디폴트 명령(CDEF) 중 어느 하나를 설정한 예에 관해서 설명하였다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 퓨즈 회로(44) 대신에, SDRAM의 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 SDRAM 상의 소정의 위치에 형성되는 도전막에 의해 증가 명령(CINC), 감소 명령(CDEC) 및 디폴트 명령(CDEF) 중 어느 하나를 설정하더라도 좋다.
이상, 본 발명에 대해서 상세히 설명하였지만, 전술한 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
청구항 제1항의 반도체 기억 장치에서는, 클록 주기는 기록 데이터의 입력 동작과 독출 데이터의 출력 동작의 전환 제어에 걸리는 시간까지 단축할 수 있게 된다. 이 결과, 외부 클록 신호의 최고 주파수가 전환 제어에 걸리는 시간에 의해 제한되는 것을 방지할 수 있고, 외부 클록 신호의 최고 주파수를 높일 수 있다.
청구항 제2항의 반도체 기억 장치에서는, 클록 주기가 어드레스 비교 회로에서의 어드레스 비교와 데이터 선택 회로에서의 데이터 선택에 필요한 여유 시간에 의해서 제한되고 있는 경우, 이 제한을 완화시킬 수 있다. 즉, 외부 클록 신호의 최고 주파수를 높일 수 있고, 데이터 전송 속도를 향상시킬 수 있다.
청구항 제3항의 반도체 기억 장치에서는, 반도체 기억 장치를 탑재하는 시스템은 기록 데이터를 자신이 생성하는 외부 클록 신호에 동기하여 출력하면 되고, 독출 데이터를 외부 클록 신호에 동기하여 확실하게 수신할 수 있다.
청구항 제4항의 반도체 기억 장치에서는, 독출 데이터를 외부 클록 신호에 동기시키는 것보다 빠르게 출력할 수 있어, 독출 동작시의 액세스 시간을 단축할 수 있다.
청구항 제5항 및 제6항의 반도체 기억 장치에서는, 클록 신호의 위상을 반도체 기억 장치의 전기적 특성에 따라서 조정함으로써, 특성 불량을 구제할 수 있다. 이 결과, 수율을 향상시킬 수 있다.

Claims (6)

  1. 메모리 셀을 갖는 메모리 셀 어레이와;
    외부 클록 신호를 소정량 지연시켜 조정 클록 신호를 생성하는 위상 조정 회로와;
    상기 외부 클록 신호와 상기 조정 클록 신호의 위상을 비교하고, 그 비교 결과에 따라서 상기 위상 조정 회로의 지연 시간을 조정하는 위상 조정 신호를 출력하는 위상 비교 회로와;
    상기 메모리 셀 어레이로부터의 독출 데이터를 상기 조정 클록 신호에 동기하여 데이터 단자에 출력하는 데이터 출력 회로와;
    데이터 단자에 공급되는 상기 메모리 셀 어레이로의 기록 데이터를 상기 조정 클록 신호에 동기하여 수신하는 데이터 입력 회로
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 데이터를 기록하는 메모리 셀을 선택하는 기록 어드레스 및 데이터를 독출하는 메모리 셀을 선택하는 독출 어드레스를 수신하는 어드레스 단자와;
    상기 어드레스 단자에서 수신한 상기 기록 어드레스와 상기 독출 어드레스를 비교하는 어드레스 비교 회로와;
    상기 어드레스 비교 회로의 비교에 의해 상기 기록 어드레스와 상기 독출 어드레스가 일치했을 때에, 상기 기록 어드레스에 대응하여 공급되는 기록 데이터를 상기 독출 어드레스에 대응하는 독출 데이터로서 상기 데이터 출력 회로에 출력하는 데이터 선택 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 위상 조정 회로는 상기 외부 클록 신호와 동일한 위상의 상기 조정 클록 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 위상 조정 회로는 상기 외부 클록 신호보다 위상이 앞선 상기 조정 클록 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 위상 비교 회로에서 비교하는 상기 외부 클록 신호 및 상기 조정 클록 신호 중 어느 위상을 외부 단자에 공급되는 명령 신호에 따라서 조정하는 가변 지연 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 위상 비교 회로에서 비교하는 상기 외부 클록 신호 및 상기 조정 클록 신호 중 어느 위상을 명령 신호에 따라서 조정하는 가변 지연 회로와;
    상기 명령 신호를 출력하는 퓨즈 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
KR1020020072656A 2002-05-09 2002-11-21 반도체 기억 장치 KR100869985B1 (ko)

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JP2002134073A JP2003331577A (ja) 2002-05-09 2002-05-09 半導体記憶装置

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