TW578153B

TW578153B - Semiconductor memory device

Info

Publication number: TW578153B
Application number: TW091132596A
Authority: TW
Inventors: Masaki Okuda; Hiroyuki Kobayashi
Original assignee: Fujitsu Ltd
Priority date: 2002-05-09
Filing date: 2002-11-05
Publication date: 2004-03-01
Also published as: CN1212666C; CN1674149A; JP2003331577A; CN1457100A; CN100538880C; KR20030087902A; US6667913B2; CN1674150A; CN100511472C; KR100869985B1; US20030210577A1; TW200306574A

Description

【發明所屬之技術領域】發明領域本發明是有關於時脈同步半導體記憶體裝置，並且更尤其是關於半導體記憶體裝置其實施延遲鎖定迴路（dll: Delay Locked Loop)電路，用於將使用於内部電路中之内部時脈信號與外部時脈信號同步。 C 先前發明背景近來，半導體記憶體裝置例如同步DRAM (Synchronous DRAM)使用延遲鎖定迴路（DDL)電路用於將讀取資料輸出計時與外部時脈信號同步。藉由使用DDL電路可以將用於控制資料輸出電路之控制時脈信號之相位調整成外部時脈信號之相位，以致於讀取之資料與外部時脈信號同步而輸出。此DLL電路之基本結構例如是於日本待審專利申請公告案號海10-112182中揭示。第1圖顯示具有DLL電路之SDRAM之操作。此SDRAM 以其時脈緩衝器接收外部時脈信號CLK，並產生内部時脈信號ICLK(第1圖（a))。此内部時脈信號ICLK落後外部時脈信號CLK之落後時間為時脈緩衝器之延遲時間tD。此延遲時間tD為經固定之時間而與外部時脈信號CLK之頻率無關。SDRAM亦藉由使用内部時脈信號ICLK(第1(b)圖）產生具有與外部時脈信號CLK相同相位之經調整時脈信號 DLLCLK。 578153 ίο 15 20 玖、發明說明在此例巾SDRAM接收與第零個外部時脈信號〔π有關之讀取指令R1以及與第一外部時脈信號clk有關之寫出指令W1。資料輸出電路對應於讀取指令將讀取資料Φ輸出至資料端子DQ，此資料之輸出與經調整之時脈信號紙cue(其㈣於第：外料脈錢clk(第糊）之前緣同步。這即是，讀取資料Q1之輪出落後第二外部時脈信號之前緣之落後時間為資料輸出電路之延遲時間山从（讀取等待時間=2)。因此，關於外部時脈信號Μ之存取時間tAC等於延遲時間t£)Ar。一此SDRAM所安裝之系統與第三外部時脈信號CLK之前緣同步接收讀取資料qi。同時’對應於寫出指令wi之寫出資料D1是隨著寫出曰7(第1⑷圖）& ’在第—外部時脈信號之前緣的時間中供應。此作業稱為寫出等候時間“〇，，之作業。資料輸入電路與内料脈信狀LK之前緣同步而接收寫出資 ⑽，並將它作為内部f料叫（第1(e)圖）輸出。因此，此内部資獅Q(D1)傳送給内部電路是落後外部時脈信號 κ ,、落後時間為時脈緩衝器之延遲時間。然後，此寫出貝料D1由寫出放大器放大藉由感測放大器經由内部資料匯流排而寫入記憶胞。當用於從它讀取“讀取資料Q!，，《記憶胞與用於對它寫入寫入貝料D1之記憶胞為相同時，而如果此寫入資㈣記憶胞讀取之前將欲寫入資細寫入於記憶胞，則此貝取貝料Q1之輸出可能會延遲。為了避免存取延遲，此種

7 玖、發明說明型式之SDRAM具有位址比㈣。然後，此位址比㈣比較讀取位址與寫入位址，而如果兩位址相同則直接輸出寫入資料D 1作為讀取資料Q 1。在此，為了輸出具冑等候日寺間為“2”之讀取資料， 5則位址之比較與根據比較結果之讀取資料之選擇必須在以下兩者之間完成：當内部資料IDQ(D1)被輸出時，以及當資料輸出電路開始操作時。更特別的是，位址的比較與讀取資料之選擇必須在邊際時間舰〇内完成（料由第一内邛％脈L號ICLK)之前緣至第二外部時脈信經調整 1〇之時脈信號DLLCLK)之前緣所經過的時間。最近SDRAM需要一直至？5〇MHz(時脈週期tCK = 4η〇之操作頻率。例如，、給定時脈週期tCK為4奈秒㈣，且時脈緩衝器之操作延遲為2奈秒，則邊際（margin)時間tMR〇必須】於或專於2奈秒。如果邊際時間tMRQ超過2奈秒， 15則脈週期tCK必須根據邊際時間tMRG延長。這即是，最大時脈頻率可以被邊際時間tMRG限制。以上的問題並不受限於在第1圖中所顯示之情形，其項取命令R1與寫入命令W1是成功地輸入。通常，此問題疋此等仏形所共有··讀取資料q丨之輸出是與收到寫入資料 20 D1之下一個時脈同步。【智^明内穷】發明概要本發明之目的是確保用於半導體記憶體裝置内部電路之操作邊際，以便增加時脈信號之頻率。 8 玖、發明說明根據本發明之半導體記憶體裝置之觀點，相位調整電路將外部時脈信號延遲預先設定之時間以產生經調整之時脈信號。相位比較器將外部時脈信號之相位與經調签時脈信號之相位比較，並根據此比較之結果輸出相位調整信號以調整此相位調整電路之延遲時間。資料輸出電路將從記憶胞陣列讀取的資料與經調整之時脈信號同步輸出給資料知子。資料輸入電路與經調整之時脈信號同步，接收寫至記憶體胞陣列之寫入資料，此寫入資料亦供應給資料端子。即，貧料輸出電路與資料輸入電路是與相同經調整之同步k 5虎同步操作。此經調整時脈信號之週期是與外部時脈信號之週期相同。因此，當寫入資料之輸入與讀取資料之輸出接續實施 4 ’在寫入資料之輸入操作與讀取資料之輸出操作之間之切換控制必須在一時脈週期中完成。換句話說，時脈週期可以被減少至上述切換控制所需的時間。其！吉果是可以避免外。Μπ脈仏號之最大頻率被切換控制所需時間限制。因此，外部時脈信號可以增加至最大頻率。根據本發明之半導體記憶體之另一觀點，位址端子接寫入位址以選擇身料寫入之記憶胞，以及接收讀取位址、迖擇。己隐胞從匕頃取資料。位址比較器比較由位址端子斤接收之寫入位址與讀取位址。當此位址比較器之比較結頌τ此寫入位址與讀取位址彼此相同時，則資料選擇電 -將所ί、應且對應於寫入位址之寫入資料輸出給資料輸出 " 而將寫入資料輸出作為對應於讀取位址之讀取資料。玖、發明說明 _ π以上所說明，此從寫人資料之輸人至讀取資料之輪出之操作僅必須在一個時脈週期中完成。因此，可以將用於在位址比較器中位址比較與用於在資料選擇電路中作資料選擇所需的邊際時間延長至一個時脈週期。當時脈週期被邊際時間限制時’此限制因此可被放寬。這即是，可以增加外部時脈信號之最Α頻相於改#之資料傳輸速率

效根據本發明半導體記憶體裝置之另一觀點，此相位調 i電路產生經調整之時脈信號’其與外部時脈信號同相。 10因此，此半導體記憶體裝置可以與外部時脈信號完全同步以接收所寫入資料並輸出所讀取的資料。換句話說，此半導體記憶體裝置所裝設之系統只須與由此系統本身所產生之外部時脈信號同步以輸出此寫入資料’而確定收到與外部時脈信號同步之讀取資料。 15 根據本發明半導體記憶體裝置之另一觀點，此相位調

正電路產生相位領先外部時脈信號之經調整時脈信號。因此可以在將此讀取資料對外部時脈信號同步之前輸出此讀取資料’而具有在讀取操作中存取時間之減少。根據本發明半導體記憶體裝置之另一觀點，可變延遲 20電路根據供應給此外部端子之指令信號而調整外部時脈信號之相位或經調整時脈信號之相位，使其可以由相位比較器比較。因此，根據此半導體記憶體裝置之電氣特性調整時脈信號之相位允許去除特徵缺陷。此導致增加之製造良率。 10 578153 玖、發明說明根據本發明半導體記憶體裝置之另-觀點’可變延遲電路根據指令信號而調整外部時脈之相位或經調整時脈信號之相位，使其可由相位比較器比較，炼絲電路輪出用於設定可變延遲電路之延遲時間之指令信號。根據此半導體 5記憶體裝置之電氣特性，此炫絲電路可被程式化以調整日; 脈信號之相位，因而去除特徵缺陷。此導致增加之製造良率。

本發明之本質，原理與使用將由以下詳細說明並參考所附圖式而更明顯，在此等圖中相同的元件以相同之參考 10 5虎碼代表。圖式簡單說明第1圖為時間圖，其顯示具有傳統]〇][^電路之SDRAM 之操作；第2圖為方塊圖，其顯示本發明之第一實施例；第3圖為電路圖，其顯示第2圖相位比較器之細節；

第4圖為電路圖，其顯示第3圖之延遲電路之細節；第5圖為時間圖，其顯示第2圖相位比較器之操作；第6圖為時間圖，其顯示接收遞增指令中相位調整電路之操作；卜曰為日守間圖，其顯示接收遞減指令中相位調整電路之操作；第8圖為電路圖，其顯示第2圖之資料輸入電路與資料輸出電路；第9圖為時間圖，其顯示第1實施例中SDRAM之操作 11 578153 玖、發明說明 ’ 第10圖為時間圖，其顯示第i實施例中SDRAM之另一操作；第11圖為方塊圖，其顯示本發明之第2實施例；以及第12圖為電路圖’其顯示延遲電路之另一例。【實施方式3 較佳實施例之詳細說明以下蒼考所附圖式說明本發明之實施例。第么圖顯示本發明半導體記憶體裝置之第丨實施例。此 1〇半導體記憶體裝置藉由使用CMOS製程形成作為在矽基板上之SDRAM。在此圖中各粗線代表信號線其由多個位元構成。在圖左所示之雙圓圈代表外部端子。此SDRAM包括：時脈緩衝器1〇、指令緩衝器/解碼器12、位址緩衝器14、相位調整電路16、相位比較器μ、 I5列位址閃20、行位址問22、位址比較器24、列解碼器％、記憶胞陣列28、感測放大器部件3〇、行解碼器32、寫入放大器34、資料選擇電路36、資料輸入電路％，以及資料輸出電路40。時脈緩衝器10接收外部時脈信號CLK，並將此接收信 2〇號作為内部時脈信wCLK輸出。此外部時脈信號clk為由裝设此SDRAM之系統所產生之系統時脈。此指令緩衝器/解碼器12接收與内部時脈信號iclk 同步之指令信號CMD,將此所接收之信號解碼，並將此解碼之結果作為内部指令信號ICMD輸出。此被供應之指令 12 578153 玖、發明說明信號CMD除了寫入指令、讀取指令、NOP指令等之外，包括遞增指令、遞減指令、缺設（default)指令用於調整將以後說明之經調整時脈信號DLLCLK之相位。此指令緩衝器/解碼器12，當以遞增指令、遞減指令 5 ，以及缺設指令供應時各輸出指令信號CINC、CDEC，以

及CDEF。指令信號CINC、CDEC，以及CDEF之一被解碼並改變至高位準，並保持在高位準一直到收到另一指令信號為止。這即是，此指令緩衝器/解碼器12具有用於設定操作模式之模式暫存器之功能。 10 位址緩衝器14接收此供應至位址端子而與内部時脈信號ICLK同步之位址信號ADD，並將此所接收之信號作為内部位址信號IADD輸出。此位址信號ADD各以列位址與行位址的形式供應給位址端子。

此相位調整電路1 6調整内部時脈信號ICLK之相位 15 ，並將此經調整之信號輸出作為經調整之時脈信號 E^LLCLK 〇此相位調整信號10當從相位比較器18接收遞增信號INC時，則延遲此經調整時脈信號DLLCLK相位；當接收到遞減信號DEC時將經調整時脈信號DLLCLK之相位推前；當接收到維持信號HLD時特此經調整時脈信號 20 DLLCLK的相位固定。這即是，遞增信號INC、遞減信號 DEC、維持信號HLD為相位調整信號用於調整此相位調整電路16之相位。相位比較器18比較外部時脈信號CLK與經調整時脈信號DLLCLK之相位。當此經調整時脈信號DLLCLK之相位 13 578153 玖、發明說明領先外部時脈信號CLK的相位時，此相位比較器18輸出遞增信號INC。當此經調整時脈信號DLLCLK之相位落後外口P日寸脈k號CLK之相位時，此相位比較器1 8輸出遞減信號 DEC。當此經調整時脈信EDLLCLK之相位與外部時脈信 5號CLK之松位之間之差異小於預先預定數量時，相位比較器18輸出維持信號HLD。如同第3圖中所示而以後會看到，相位比較器18亦具有可變延遲電路DLYB用於延遲外部時脈信號CLK。此可變延遲電路DLYB之延遲時間是根據來自指令緩衝器/解碼器12之指令信號CINC、CDEC、與 10 CDEF而調整。此列位址閂當收到内部指令信號ICMD其顯示列作業日守，將内部位址仏號I add(列位址）鎖定與内部時脈信號 ICLK同步，並且將此經閃鎖之位址輸出給列解碼器26。此行位址閂22當收到内部命令信號1(：%1)其顯示行作業時 15 ，將内部位址信號IADD(行位址）鎖定與内部時脈信號 ICLK同步，並將此經閂鎖位址輸出給行解碼器32。位址比較器24將兩個與指令信號CMD有關而持續供應之位址彳§號ADD比較，如果此兩個位址信號ADD彼此符合一致，則輸出符合信號COIN至資料選擇電路36。 20 記憶胞陣列28具有配置成矩陣之多個揮發記憶胞Mc ，以及連接至記憶胞MC之多個字元線WL與多個位元線Bl 。此等記憶胞MC各具有電容器用於將資料保存作為電荷，以及具有配置於電容器與位元線BL之間之切換電晶體。此切換電晶體之閘極連接字元線WL。 14 玖、發明說明列解碼·器26將來自列位址閂20之列位址解碼，以選擇記憶胞陣列28之字元線WL。行解碼器32將來自行位址閂 22之行位址解碼，以選擇行開關用於在位元線bl與内部資料匯流排DB之間建立連接。此感測放大器部件3〇具有多個感測放大器與多個行開關而連接至位元線BL。此等感測放大器將從記憶胞讀取之資料之信號值放大給位元線Bl，並將此結果作為讀取資料經由行開關輸出給内部資料匯流排DB。此外’感測放大器保存從内部資料匯流排D]b傳送至位元線BL之寫入資料之信號值。此寫入放大器34在寫入作業中將來自資料輸入電路％之寫入貢料DIN輸出至内部資料匯流排DB。此資料選擇電路36在讀取作業中，將從記憶胞陣列28讀取的資料輸出作為讀取資料DOUT。現在，當它收到符合信號c〇I_，此貧料選擇電路36不會輸出來自記憶胞陣列28之資料，而是輸出保存在寫入放大器34中之寫入資料作為讀取資料 DOUT。資料輸入電路38在寫入之作業中被啟動。它接收供應至貧料端子DQ而與經調整時脈信號DLLCLK同步之寫入資料’亚將此所接收資料輸出作為寫入資料din〇資料輸出電路4〇在讀取作業中被啟動，它將從資料選擇電路36輸出之讀取資料D〇UT輸出至f料端子DQ。這”在本發明中 :不但資料輸出電路40而且資料輸入電路％與經調整時脈 5虎DLLCLK同步操作。第3圖顯示在第2圖中所示相位比細8之細節。此相位 578153 玖、發明說明比較器18具有延遲電路DLYA、DLYB以及DLYC、D正反器 DFF1與DFF2以及邏輯閘。

此延遲電路DLYA將此經調整之時脈信號DLLCLK延遲，並將此延遲的結果作為經延遲的時脈信號DCLK1輸出 5 。此延遲電路DLYB根據指令信號CINC、CDEC，以及 CDEF將外部時脈信號CLK延遲，並將此延遲之結果作為經延遲時脈信號CLK1輸出。這即是，延遲電路DLYB作為可變延遲電路操作。此延遲電路DLYC將經延遲之時脈信號DCLK1延遲，並將此延遲之結果作為經延遲之時脈信號 10 DCLK2輸出。相位比較器18(此將於以後說明）在當介於 CLK與DLLCLK兩時脈信號之間的相位差小於延遲電路 DLYC之延遲時間時，確定此外部時脈信號CLK之相位與經調整時脈信號DLLCLK之相位彼此符合一致。

此D正反器DEF1將此經延遲之時脈信號DCLK1鎖定與 15 經延遲的信號DLK1同步，並且將它作為輸出信號OUT1輸出。此D正反器DEF2將此經延遲之時脈信號DCLK2鎖定與經延遲的時脈信號CLK 1同步，並將它作為輸出信號〇UT2 輸出。然後，根據輸出信號OUT1與OUT2之邏輯，此邏輯閘GATE將維持信號HLD、遞增信號INC、以及遞減信號 20 DEC之任何之一輸出。第4圖顯示於第3圖中所示之延遲電路DLYA與DLYB之細節。延遲電路DLYA具有延遲級（stage)DSl其由兩個串聯 CMOS反相器組成。延遲電路DLYB具有兩個串聯之延遲級 16 玖、發明說明 DSi，以及三個切換（開關）電路，以及則，用於將此料遲級贈之輸4點錢“料連接至此延遲時脈信號CLK1之輸出節點。此等開關電路讀、_ ，以及請3具有CMqS傳㈣與反㈣，其各接收用於控制傳輸閘之指令信號CINC ' cdef以及CDEC。當指令信號CINC是在高位準時切換電路SW1導通，以致於此外部時脈信號CLK作為經延遲時脈信號clkh專輸。當指令信號CDEF是在高位準時切換電路s W2導通（〇n) ，以致於由此延遲級DS1延遲之外部時脈信號clk作為經延遲之％脈“號(：1^]<：1傳輸。當指令信號CDEC是在高位準時切換電路SW3導通，以致於由兩個延遲級DS1所延遲之外。卩牯脈k號CLK作為經延遲之時脈信號CLK丨傳輸。第5圖顯不於第3圖，中所示相位比較器〗8之操作。於此例中僅將指令信號CINC、CDEC，以及CDEF中之指令信號CDEF單獨地改變至高位準。這即是，此經延遲之時脈信號CLK1如落後外部時脈信號CLK，其延遲時間為延遲級DS1之延遲時間如於第4圖中所示。此經延遲之時脈信號 DCLK1落後經調整之時脈信號dllclk，其延遲時間為延遲級DS1之延遲時間。這即是，此經延遲之時脈信號〇]1]<：1 對於外部時脈信號CLK之延遲時間等於此經延遲時脈信號 DCLK1對於此經調整時脈信號dllCLK之延遲時間。事實上’此經延遲之時脈信號CLK1更落後與切換電路SW2之延遲時間同樣多的時間。因此，此經延遲時脈信號CLK1 之相位稍微落後此經延遲時脈信號DCLK1之相位。 578153 玖、發明說明當此經調整時脈信號DLLCLK之相位領先外部時脈信號CLK之相位（在圖之左側），並且此於第3圖中所示之D正反器DFF1與DFF2各鎖住高位準之延遲時脈信號DCLK1與 DCLK2時，貝輸出信號0UT1與0UT2均改變為高位準。在 5 此，遞增信號INC用於顯示其相位領先改變至高位準。

如果此經調整時脈信號DLLCLK之相位幾乎等於外部時脈信號CLK(於圖之中央）之相位，而當D正反器DFF1鎖住此高位準之經延遲之時脈信號DCLK1，並且D正反器 DEF2鎖住此低位準之經延遲之時脈信號DCLK2時，則輸 10 出信號OUT1與OUT2各改變至高位準與低位準。在此，用於顯示相位符合一致之維持信號HLD改變至高位準。

當此經調整時脈信號DLLCLK之相位落後外部時脈信號CLK之相位（圖中之右側），並且D正反器DFF1與DFF2鎖住低位準之經延遲時脈信號DCLK1與DCLK2時，則輸出信 15 號OUT1與OUT2均改變至低位準。在此，用於顯示相位落後之遞減信號DEC改變至高位準。然後，於第2圖中所示之相位調整電路16根據信號INC、HLD以及DEC調整此經調整時脈信號DLLCLK之相位。第6圖顯示相位比較器18之操作，其用於被提供遞增 20 指令而將指令信號CINC改變至高位準之情況。在最初的狀態中（於圖中左側所示之時間圖），以缺設指令CDEF設定此指令緩衝器/解碼器120。如同與第4圖一起說明，此經延遲時脈信號CLK1對於外部時脈信號 CLK之延遲時間T1，幾乎等於此經延遲時脈信號DCLK1對 18 578153 玖、發明說明 < 於此經調整時脈信號DLLCLK之延遲時間T2。因此，當此 · 經調整時脈信號DLLCLK之相位與外部時脈信號CLK之相位符合一致時，相位比較器1 8輸出維持信號HLD。於此狀態中，從SDRAM之外部供應遞增指令，以致 5 於指令信號CINC改變至高位準。於第4圖中所示之延遲電 — 路DLYB將此經延遲時脈信號CLK1對於外部時脈信號CLK 所增加之延遲時間T1與延遲級DS1之延遲時間一樣多。如同於此圖示之中央之時間圖所示，此於第3圖中所示之D正 · 反器DFF1與DFF2鎖定時間因而落後。因此，當此經調整 10 時脈信號DLLCLK之相位與外部時脈信號CLK之相位符合一致時，輸出信號OUT1與OUT2均成為高位準。這即是，相位比較器18輸出遞增信號INC。其次，在圖中右側所示之時間圖中，此於第2圖中所示之相位調整電路16根據遞增信號INC延遲此經調整時脈 15 信號DLLCLK之相位。然後，當此經調整時脈信號 DLLCL^K之相位落後於夕卜部時脈CLK之相位其差異為DIF1 Φ 時，此相位比較器1 8再度輸出維持信號HLD，而確定其相位彼此符合一致。以此方式，從來自SDRAM之外於遞增 — 之指令（CINC)下，可以使經調整時脈信號DLLCLK之相位 . 20 落後於外部時脈信號CLK之相位（DLL調整）。第7圖顯示相位比較器18之操作，其用於被提供遞減指令而將指令信號CDEC改變至高位準之情況。在最初的狀態中（於該圖中左側所示之時間圖），以缺設指令CDEF設定此指令緩衝器/解碼器12，當此經調整 19 578153 玖、發明說明時脈信號DLLCLK之相位與外部時脈信號CLK相位符合一致時，此相位比較器18輸出維持信號HLD。

於此狀態中，從SDRAM之外部供應遞減指令，以致於指令信號CDEC改變至高位準。如同於該圖中央之時間 5 圖所示，此延遲電路DLYB消除經延遲時脈信號CLK1對外部時脈信號CLK之相差。此提前了 D正反器DFF1與DFF2之鎖定時間。因此，輸出信號OUT 1與0UT2各改變成低位準與高位準，以致於輸出遞減信號DEC。

其次，在圖中右側所示之時間圖中，此於第2圖中所 10 示之相位調整電路16根據遞減信號DEC，將經調整時脈信號DLLCLK相位提前。然後，當此經調整時脈信號 DIXCLK之相位超前此外部時脈信號CLK之相位其差異為 DEF2時，相位比較器18再度輸出維持信號HLD，以確定其相位彼此符合一致。以此方式，在來自SDRAM之外部 15 之遞減指令（CDEC)下，可以使此經調整時脈信號 DLLCLK之相位超前外部時脈信號CLK之相位（DLL·調整）第8圖顯示於第2圖中所示資料輸入電路38與資料輸出電路4 0之細節。

20 資料輸入電路38具有積分放大器AMP與D正反器DFF 。此積分放大器AMP將經由資料端子DQ所供應之資料信號之電壓與參考電壓VREF之間的電壓差放大。此D正反器 DFF將來自積分放大器AMP之資料信號輸出鎖定而與此經調整時脈信號DLLCLK同步，並將此經鎖定之信號輸出作 20 玖、發明說明為寫入資料DIN。資料輸出電路40將由資料選擇電路36輸出之讀取資料 OUT鎖定與經調整時脈信號紙咖同步，並將經鎖定之 k號輸出至貧料端子DQ。第9圖顯示根據本發明SDRAM之操作。將省略如以上第1圖中所示相同操作部份之詳細說明。在此例中，將缺设指令CDEF保存於指令緩衝器/解碼器2中。如同於第1 圖中所示，SDRAM接收與第零個外部時脈信號clk有關之讀取指令R1，並接收與第一外部時脈信號clk有關之寫入指令Wi。此讀取等候時間為“2，，，且寫人等候時間為“〇，，〇於此例中，此經調整時脈信號DLLCLK之相位與外部時脈信號CLK之相位符合一致（第9(約圖）。因此，資料輸入電路3 8接收與外部時脈信號c L κ之前緣同步之寫入資料 D1 (第9(b)圖）。在此圖中，以虛線所示之内部資料信號 IDQ顯示傳統接收時間。寫入資料〇1之接收時間是較迄今

為早（第1圖），其提早之時間為時脈緩衝器1〇之延遲時間tD 〇現在，如果對應於讀取指令R1之讀取位址與對應於寫入指令之寫入位址是相同，則SDram必須將此尚待寫入於5己憶胞MC之寫入資料\v 1輸出作為讀取資料q 1，以確保其讀取等待時間（latency)為“2，，。在此，由此於第2圖所示位址比較器24之讀取位址與寫入位址之比較作業，以及由資料選擇電路36根據符合信號COIN所作讀取資料之選擇 578153 玖、發明說明作業’可以在從第一外部時脈信號Clk之前緣至第二外部時脈信號CLK之前緣之期間實施。這即是，邊際時間 tMRG變得較迄今為長，其較長之時間為延遲時間tD。例如，給定此時脈週期tCK為4奈秒（250MHz)且此時 5脈緩衝器10之延遲時間如tD為2奈秒，則邊際時間為4奈秒 ’即傳統時間之兩倍。此所增加之邊際時間tMRG允許將時脈週期tCK減少而不受邊際時間tMRG之限制。這即是防止外部時脈信號CLK之最大頻率被邊際時間tMRG限制。第10圖顯示根據本發明SDRAM之另外操作。而將與 10以上所看到第1圖中相同作業部份之詳細說明省略。在此例中，遞減指令CDEC是保存在指令緩衝器/解碼器12中。如於第7圖中所示，此經調整時脈信號 DLLCLK之相位因此領先外部時脈信號“艮之相位（第1〇⑷ 圖）。此調整時脈信號DLLCLK之領先相位使得寫入資料 15 D1之接收時間與讀取資料Q1之輸出時間較於第9圖中者為早（第10(b)圖）。因此，可以減少關於外部時脈信號CLK2 存取時間tAC而將邊際時間tMRG保持在時脈週期tCK。在此圖中資料信號DQ是以虛線顯示以表示傳統之輸出時間〇 20 附帶說明，可以將此經調整時脈信號DLLCLK之相位在此範圍中調整而第三外部時脈信號CLK前緣落入讀取資料Q1之輸出週期中。在此可以增加於第4圖中所示延遲電路DLYB之延遲級DS1數目與指令信號位元之數目用於更細緻調整至經調整之時脈信號DLLCLK。 22 578153 玖、發明說明如同已經說明，在本實施例中資料輸入電路^與資料輸出電路40均與經調整之時脈信號DLLCLK同步操作。因此當寫入資料m之輸人與讀取資料Q1之輸出是在相同的記憶胞上接續實施時，可以將用於在位址比較器24中作位 5址比車乂以及在貧料將選擇電路％中作資料選擇所需之邊際時間延長至單-時脈週期収。換句話說，可以將時㈣期tCK減少至先前的邊際時間。其結果為可以增加外部時 mwcLK之最大頻率用於改良之資料傳輸速率。尤其如果此外部日守脈信號CLK是此系、统之系統時脈，則可以改善 10設有此sdram之系統之表現。根據供應給此指令端子CMD之提令信號CMD，可以凋正此可雙延遲電路DLYB之延遲時間，以調整此經調整時脈信號DLLCLK之相位，此相位在相位比較器18中比較。例如，相位調整電路16可以產生具有與外部時脈信號 15 CLK相同相位之經調整之時脈信號dllclk，以致於 SDRAM與外部時脈信號CLK完全同步地接收寫入資料⑴ 並輸出項取賣料…。其結果為裳設有此§抓剔之系統只需輸出與由它本身所產生之外部時脈信號CLK同步之寫入資料，而確貝接收與外部時脈信號clk同步之讀取資料Q 1 20 〇此外，相位調整電路16可以產生經調整之時脈信號 DLLCLK其相位領先超前外部時脈信號clk，以致於較其與外部時脈信號CLK同步之情形要早輸出讀取資料…。其結果是可以減少在讀取作業中之存取時間tAC。這即是， 23 578153 玖、發明說明根據此SDRAM之電氣特性，可以調整此經調整時脈信號 DLLCLK之相位以減輕作業缺陷（AC缺陷）。此導致增加之製造良率。 V第11圖顯示本發明半導體記憶體裝置之第二實施例。 5此等在與習知技術以及第一實施例中所描述相同之電路與信號將由相同的參考號碼與符號代表。在此省略其詳細之說明。在此實施例中，形成指令緩衝器/解碼器42而非第一實施例之指令緩衝器/解碼器12。此指令緩衝器/解碼器 1〇 42只接收與SDRAM記憶體操作有關的那些指令。例如：寫入指令、讀取指令與N0P指令。因此，與第一實施例不同，此指令緩衝器/解碼器42不接受任何之遞增指令 (CINC)、遞減指令（CDEC)，以及缺設指令（cdef)。此SDRAM亦設有另外的熔絲電路42。此熔絲電路42 15具有多個熔絲。此熔絲是在晶圓（在其上形成多個SDRam) 完成之後在製造過程（測試過程）中被程式設計。根據此熔絲之程式設計，此熔絲電路42將此等指令信號、 CDEC以及CDEF之任一個保持在高位準。此結構之其餘部份與在第一實施例中者相同。 20 本貫施例可以提供與以上第一實施例相同之效應。此外’在此實施例中溶絲電路42將指令信號CINc、CDEC與 CDEF任何之一保持在南位準。因此，根據此產品的規格將k絲電路42予以程式设计’例如可以方便製造不同存取時間tAC之SDRAM。此外，其存取時間tAC超出規格以外 24 578153 玖、發明說明之SDRAM當在指令信號CDEF之下時可以指令信號CDEC 程式設計而將其存取時間tAC導入於規格中。因此，可以將有存取缺陷之SDRAM轉換成具有增加良率之適用物件〇 5 以上第一與第二實施例是關於將於第4圖中所示之延

遲電路DLYB設計成可變延遲電路，以致可對於延遲時脈信號DCLK調整此經延遲時脈信號CLK1之相位。然而，本發明並不受限於此等實施例。例如，如同於第12圖中所示，可以將此相位比較器之延遲電路DLYA設計成為可變延 10 遲電路，以致相對於此經延遲時脈信號CLK1而調整此經延遲時脈信號DCLK之相位。

以上之第二實施例是處理此情形，其中將熔絲電路44 程式設計以設定遞增指令CINC、遞減指令CDEC與缺設指令CDEF任何之一。然而，本發明並不受限於此實施例。 15 例如，不使用熔絲電路44，可使用（根據在SDRAM製造過程中所使用光罩之圖案形狀而在SDRAM上預先設定位置中形成之）導電層以設定遞增指令CINC、遞減指令CDEC以及缺設指令CDEF之任何之一。本發明並不受限於以上之實施例，並且在不偏離本發 20 明的精神與範圍下可以對本發明作各種修正。可以在所有或部份之組成成份中作任何之改良。【圖式簡單說明】

第1圖為時間圖，其顯示具有傳統DLL電路之SDRAM 之操作； 25 玖、發明說明其顯示本發明之第一實施例；其1員示第2圖相位比較器之細節； 5 第2圖為方塊圖第3圖為電路圖第4圖為電路圖第5圖為時間圖第6圖為時間圖路之操作；其顯示第3圖之延遲電路之細節；其_示第2圖相位比較器之操作；其1員示接收遞增指令中相位調整電 10 第7圖為時間圖路之操作；其顯示接收遞減指令中相位調整電各第8圖為電路圖輪出電路；其顯示第2圖之資料輸入電路與資料

其顯示第1實施例中SDRAM之操作； ’其顯示第1實施例中SDRAM之另一 15 第9圖為時間圖，第1 〇圖為時間圖操作；第圖為方i鬼圖，《顯示本發明之第2實施例；以及第12圖為電路圖，其顯示延遲電路之另-側。

【圖式之主要 1〇···時脈緩衝器 12· •指令緩衝器/解碼器 14· •位址緩衝器 16· •相位調整電路 18. •相位比較器 2〇·. 列位址閂 22·· 行位址閂 24·· 位址比較器 26·· 列解碼器 28·· 記憶胞陣列 3〇·. 感測放大器部件 32·· 行解碼器 A件代表符號表] 34···寫放大器 36…資料選擇電路 38…資料輸入電路 40…資料輸入電路 42…指令緩衝器/解碼器 44…炫絲電路 D卜··寫入資料 Q1…讀取資料 DLYA，DLYB，DLYC···延遲電路 DOUT···資料 DS1…延遲級 26

Claims

拾、申請專利範圍 L 一種半導體記憶體裝置，其特徵為包括具有記憶胞之記憶胞陣列；相位調整電路，用於將外部時脈信號延遲預先設定時間以產生經調整之時脈信號；相位比較器，用於比較該外部時脈信號與該經調整時脈信號之相位，並且用於根據此比較結果輸出相位調整信號以調整該相位調整電路之延遲時間；資料輸出電路，用於與該經調整時脈信號同步從戎記憶胞陣列將讀取資料輸出至資料端子；以及貝料輸入電路，用於與該經調整時脈信號同步接收寫入該記憶胞陣列之寫入資料，亦將該寫入資料供應該資料端子。 2·如申請專利範圍第1項之半導體記憶體裝置，包括：位址端子，用於接收寫入位址而從該等記憶胞中 k擇寫入 > 料之s己憶胞，並且用於接收讀取位址而從該等記憶胞中選擇讀取資料之記憶胞；位址比較器’用於比較由該位址端子所接收之該寫入位址與該讀取位址；以及貝料選擇電路，用於將對應於該寫入位址而供應之寫入資料輸入至該資料輸出電路，當該位址比較器之比較結果顯示該寫入位址與該讀取位址彼此符合一致日守’將此寫入資料輸出作為對應於該讀取位址之讀取資料。 3·如申請專利範圍第!項之半導體記憶體裝置，其中該相 27 拾、申請專利範圍 =調整電路產生該經調整時脈信號，其與該外部時脈仏號同相。 •如申請專利範圍第1項之半導體記憶體裝置，其中該相 5 位调整電路產生該經調整之時脈信號，其相位領先該夕卜部時脈信號。如申請專利範圍第1項之半導體記憶體裝置，包括：外部端子用於接收指令信號；以及可變延遲電路，用於根據該指令信號調整該外部時脈信號之一相位以及調整由該相位比較器比較之該 10 經調整時脈信號之相位。 6·如申請專利範圍第丨項之半導體記憶體裝置，包括：熔絲電路用於輸出指令信號；以及可變延遲電路，用於根據該指令信號調整該外部時脈信號之一之相位’以及調整由該相位比較器比較 15 之該經調整時脈信號之相位。 28