KR100869985B1 - 반도체 기억 장치 - Google Patents
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Abstract
Description
Claims (6)
- 메모리 셀을 갖는 메모리 셀 어레이와,외부 클록 신호를 소정량 지연시켜 조정 클록 신호를 생성하는 위상 조정 회로와,상기 외부 클록 신호와 상기 조정 클록 신호의 위상을 비교하고, 그 비교 결과에 따라서 상기 위상 조정 회로의 지연 시간을 조정하는 위상 조정 신호를 출력하는 위상 비교 회로와,상기 메모리 셀 어레이로부터의 독출 데이터를 상기 조정 클록 신호에 동기하여 데이터 단자에 출력하는 데이터 출력 회로와,데이터 단자에 공급되는 상기 메모리 셀 어레이로의 기록 데이터를 상기 조정 클록 신호에 동기하여 수신하는 데이터 입력 회로와,상기 위상 비교 회로에서 비교하는 상기 외부 클록 신호 및 상기 조정 클록 신호 중 어느 하나의 위상을 외부 단자에 공급되는 명령 신호에 따라서 조정하는 가변 지연 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 메모리 셀을 갖는 메모리 셀 어레이와,외부 클록 신호를 소정량 지연시켜 조정 클록 신호를 생성하는 위상 조정 회로와,상기 외부 클록 신호와 상기 조정 클록 신호의 위상을 비교하고, 그 비교 결과에 따라서 상기 위상 조정 회로의 지연 시간을 조정하는 위상 조정 신호를 출력하는 위상 비교 회로와,상기 메모리 셀 어레이로부터의 독출 데이터를 상기 조정 클록 신호에 동기하여 데이터 단자에 출력하는 데이터 출력 회로와,데이터 단자에 공급되는 상기 메모리 셀 어레이로의 기록 데이터를 상기 조정 클록 신호에 동기하여 수신하는 데이터 입력 회로와,데이터를 기록하는 메모리 셀을 선택하는 기록 어드레스 및 데이터를 독출하는 메모리 셀을 선택하는 독출 어드레스를 수신하는 어드레스 단자와,상기 어드레스 단자에서 수신한 상기 기록 어드레스와 상기 독출 어드레스를 비교하는 어드레스 비교 회로와,상기 어드레스 비교 회로의 비교에 의해 상기 기록 어드레스와 상기 독출 어드레스가 일치했을 때에, 상기 기록 어드레스에 대응하여 공급되는 기록 데이터를 상기 독출 어드레스에 대응하는 독출 데이터로서 상기 데이터 출력 회로에 출력하는 데이터 선택 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 위상 조정 회로는 상기 외부 클록 신호와 동일한 위상의 상기 조정 클록 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 위상 조정 회로는 상기 외부 클록 신호보다 위상이 앞선 상기 조정 클록 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
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- 메모리 셀을 갖는 메모리 셀 어레이와,외부 클록 신호를 소정량 지연시켜 조정 클록 신호를 생성하는 위상 조정 회로와,상기 외부 클록 신호와 상기 조정 클록 신호의 위상을 비교하고, 그 비교 결과에 따라서 상기 위상 조정 회로의 지연 시간을 조정하는 위상 조정 신호를 출력하는 위상 비교 회로와,상기 메모리 셀 어레이로부터의 독출 데이터를 상기 조정 클록 신호에 동기하여 데이터 단자에 출력하는 데이터 출력 회로와,데이터 단자에 공급되는 상기 메모리 셀 어레이로의 기록 데이터를 상기 조정 클록 신호에 동기하여 수신하는 데이터 입력 회로와,상기 위상 비교 회로에서 비교하는 상기 외부 클록 신호 및 상기 조정 클록 신호 중 어느 하나의 위상을 명령 신호에 따라서 조정하는 가변 지연 회로와,상기 명령 신호를 출력하는 퓨즈 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
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KR100834401B1 (ko) * | 2007-01-08 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체 메모리 소자와 그의 구동 방법 |
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JP2010282511A (ja) * | 2009-06-05 | 2010-12-16 | Elpida Memory Inc | メモリモジュール及びこれを備えるメモリシステム |
CN102280129B (zh) * | 2010-06-09 | 2014-12-17 | 上海华虹宏力半导体制造有限公司 | 闪速存储器及其读取电路 |
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TWI685203B (zh) * | 2016-10-28 | 2020-02-11 | 美商芯成半導體有限公司 | 同步半導體積體電路中時脈命令時間調整 |
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5062081A (en) * | 1989-10-10 | 1991-10-29 | Advanced Micro Devices, Inc. | Multiport memory collision/detection circuitry |
KR20000009360A (ko) * | 1998-07-23 | 2000-02-15 | 김철근 | 미꾸라지 성장 호르몬 발현 벡터 |
KR20010006700A (ko) * | 1999-06-25 | 2001-01-26 | 아끼구사 나오유끼 | 반도체 장치 |
JP2001195149A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 内部クロック信号発生回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3631277B2 (ja) * | 1995-01-27 | 2005-03-23 | 株式会社日立製作所 | メモリモジュール |
JP3703241B2 (ja) * | 1997-01-28 | 2005-10-05 | Necエレクトロニクス株式会社 | 半導体メモリ装置 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5062081A (en) * | 1989-10-10 | 1991-10-29 | Advanced Micro Devices, Inc. | Multiport memory collision/detection circuitry |
KR20000009360A (ko) * | 1998-07-23 | 2000-02-15 | 김철근 | 미꾸라지 성장 호르몬 발현 벡터 |
KR20010006700A (ko) * | 1999-06-25 | 2001-01-26 | 아끼구사 나오유끼 | 반도체 장치 |
JP2001195149A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 内部クロック信号発生回路 |
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