JP2011180713A - 半導体メモリモジュール - Google Patents
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Abstract
【課題】消費電流を低減した半導体メモリモジュールを提供する。
【解決手段】半導体メモリモジュール100は、インターフェースチップ110を有する。インターフェースチップ110は、内部にクロック信号同期回路(DLL)を備え、外部から入力される外部クロックClockに同期した制御信号を生成する。インターフェースチップ110は、この制御信号を低周波数化し、半導体メモリ101〜108に対して、信号線121を介してクロックを供給する。半導体メモリ101〜108は、供給されたクロックに同期したコマンドアドレス信号を、インターフェースチップ110から取り込み、コマンドに応じた動作を行う。また、半導体メモリ101〜108は、読み出し、書き込み動作において、インターフェースチップ110との間でデータ入出力を行う。インターフェースチップ110は、ビット幅を変換して外部へデータの入出力を行う。
【選択図】図1
【解決手段】半導体メモリモジュール100は、インターフェースチップ110を有する。インターフェースチップ110は、内部にクロック信号同期回路(DLL)を備え、外部から入力される外部クロックClockに同期した制御信号を生成する。インターフェースチップ110は、この制御信号を低周波数化し、半導体メモリ101〜108に対して、信号線121を介してクロックを供給する。半導体メモリ101〜108は、供給されたクロックに同期したコマンドアドレス信号を、インターフェースチップ110から取り込み、コマンドに応じた動作を行う。また、半導体メモリ101〜108は、読み出し、書き込み動作において、インターフェースチップ110との間でデータ入出力を行う。インターフェースチップ110は、ビット幅を変換して外部へデータの入出力を行う。
【選択図】図1
Description
本発明は、複数の半導体メモリ及びインターフェースチップを搭載した半導体メモリモジュールに関する。
近年、半導体装置の代表とされるDRAM(Dynamic Random Access Memory)においては、外部クロックに同期したSDRAM(Synchronous DRAM)が主流となっている。このうち、データ転送速度をさらに向上させるため、クロック信号の立ち上がりエッジだけでなく、立ち下がりエッジにも同期して所定の動作が行われるDDR技術(Double Data Rate)を導入したDDRやDDR2、DDR3 SDRAM等がある。このDDR技術を実現するためには、相補動作する2種類のクロック信号が必要となる。このとき、外部から第1のクロックのみが供給されてSDRAM内部で2種類の制御用の内部クロック信号を生成する場合と、第1のクロック及び、それと逆相の第2のクロックが外部から供給され、SDRAM内部で2種類の制御用の内部クロックを生成する場合とがある。
DDR技術を搭載したSDRAMは、どちらの場合においても、外部クロック信号のタイミングに制御用の内部クロック信号を同期させるために、PLL(Phase Locked Loop)、或いはDLL(Delayed Lock Loop)といったクロック信号同期回路を必要とする。
例えば、特許文献1においては、DRAM搭載LSI(混載DRAM)において、PLLが出力するクロックによりSDRAMマクロチップを制御する技術が開示されている。
また、特許文献2においては、SDRAMにおいてDLLが出力するクロックによりメモリバンク及びIO部を制御する技術が開示されている。
例えば、特許文献1においては、DRAM搭載LSI(混載DRAM)において、PLLが出力するクロックによりSDRAMマクロチップを制御する技術が開示されている。
また、特許文献2においては、SDRAMにおいてDLLが出力するクロックによりメモリバンク及びIO部を制御する技術が開示されている。
一方、パソコン、サーバなど大容量の半導体メモリを搭載する機器においては、高密度で半導体メモリを実装するために、DIMM(Dual Inline Memory Module)の様に8個から16個の半導体メモリが搭載された半導体メモリモジュールを、マザーボードに数枚搭載している。
例えば、図6に従来技術である半導体メモリモジュール300を示す。半導体メモリモジュール300は、半導体メモリ301〜308を8個搭載し、8個の半導体メモリは、信号線321を介して、例えば外部のメモリコントローラから入力されるクロック(Clock)に同期して、コマンドアドレス(Command Address)を取り込み、所望の動作を行う。
例えば、図6に従来技術である半導体メモリモジュール300を示す。半導体メモリモジュール300は、半導体メモリ301〜308を8個搭載し、8個の半導体メモリは、信号線321を介して、例えば外部のメモリコントローラから入力されるクロック(Clock)に同期して、コマンドアドレス(Command Address)を取り込み、所望の動作を行う。
また、データの入出力動作においては、8個の半導体メモリは、信号線321を介して入力されるクロックに同期して、信号線323を介して、外部の、例えば64ビットのバスライン(64 Bit Bus)へ外部データ信号DQを入出力する。
ここで、メモリコントローラについては、例えば特許文献3において、4個の半導体メモリをECC(Error Correcting Code)機能付きのメモリコントローラが制御する技術が開示されている。
ここで、メモリコントローラについては、例えば特許文献3において、4個の半導体メモリをECC(Error Correcting Code)機能付きのメモリコントローラが制御する技術が開示されている。
しかし、上述のDDR技術を導入したSDRAMにおいては、DLLが外部クロックと同期を取る必要があるため、常時約20mA程度の電流を消費する。すると、DDR技術を導入したSDRAMを複数搭載した半導体メモリモジュールは、複数のチップが常時DLLを動作させているため、例えば図6のように8台のSDRAMを搭載した場合においては、約160mAもの電流を常時消費することになる。
一方、通常のSDRAMの様にDLLを持たない半導体メモリは、外部クロックに同期した高速なデータ転送を行うことができないという問題がある。
本発明は、複数の半導体メモリとインターフェースチップとを有し、外部との間で第1のデータを入出力する半導体メモリモジュールであって、インターフェースチップは、読み出し又は書き込みコマンドに応じた動作の際に、外部から入力される第1のクロックに同期した第2のクロックを生成して複数の半導体メモリに供給し、複数の半導体メモリとの間で第1のデータのビット幅が変更された第2のデータを入出力することを特徴とする半導体メモリモジュールである。
この発明によれば、半導体メモリは、DLL等のクロック信号同期回路を内蔵しなくとも、インターフェースチップから供給される低周波の内部クロック及び第2のコマンドアドレス信号に応じて、所望の動作を行うことができる。
従って、半導体メモリは、上述のDLL等のクロック信号同期回路を内蔵する必要がなくなり、消費電流を低減できる。これにより、半導体メモリモジュールの消費電流も低減できる効果を奏する。
従って、半導体メモリは、上述のDLL等のクロック信号同期回路を内蔵する必要がなくなり、消費電流を低減できる。これにより、半導体メモリモジュールの消費電流も低減できる効果を奏する。
また、半導体メモリモジュールは、第2のデータのビット幅を変換して第1のデータを生成するので、単位時間当たりにデータ転送するビット数を増加させることができ、外部クロックに同期した高速なデータ転送を行える効果も奏する。
(第1実施形態)
図1は、本発明の実施形態である半導体メモリモジュール100のブロック図である。
図1において、半導体メモリモジュール100は、半導体メモリ101〜108及びインターフェースチップ110より構成される。
本実施形態において、インターフェースチップ110は、半導体メモリモジュール100の外部から信号線120を介して供給された第1のクロック信号(Clock)及び第1のコマンドアドレス信号(Command Address)に応じて、第2のクロック信号(内部クロックCLKd)及び第2のコマンドアドレス信号(内部コマンドアドレス信号CAd)を、信号線121を介して半導体メモリ101〜108へ共通に供給する。また、半導体メモリ101〜108は、インターフェースチップ110の間でデータ(データ信号DQd)のやり取りを、信号線123を介して行う。
図1は、本発明の実施形態である半導体メモリモジュール100のブロック図である。
図1において、半導体メモリモジュール100は、半導体メモリ101〜108及びインターフェースチップ110より構成される。
本実施形態において、インターフェースチップ110は、半導体メモリモジュール100の外部から信号線120を介して供給された第1のクロック信号(Clock)及び第1のコマンドアドレス信号(Command Address)に応じて、第2のクロック信号(内部クロックCLKd)及び第2のコマンドアドレス信号(内部コマンドアドレス信号CAd)を、信号線121を介して半導体メモリ101〜108へ共通に供給する。また、半導体メモリ101〜108は、インターフェースチップ110の間でデータ(データ信号DQd)のやり取りを、信号線123を介して行う。
図1において、半導体メモリ101〜108は、それぞれ32ビットのバス幅を有し、読み出し、書き込み動作において、32ビットのデータ(データ信号DQd)をインターフェースチップ110との間でやり取りする。すなわち、読み出しコマンドに応じた動作においては、8台の半導体メモリは、256ビットのデータを、信号線123を介してインターフェースチップ110に対して出力する。
インターフェースチップ110は、例えば64ビットのバス幅を有しており、256ビットのデータを4ビットバースト動作で、半導体メモリモジュール100外部の、例えばメモリコントローラへ出力する。また半導体メモリ101〜108は1ビットバースト動作をする。
なお、上記動作は半導体メモリ101〜108が1ビット出力動作時である。
インターフェースチップ110は、例えば64ビットのバス幅を有しており、256ビットのデータを4ビットバースト動作で、半導体メモリモジュール100外部の、例えばメモリコントローラへ出力する。また半導体メモリ101〜108は1ビットバースト動作をする。
なお、上記動作は半導体メモリ101〜108が1ビット出力動作時である。
図2は、図1におけるインターフェースチップ110の詳細な構成を示したブロック図である。
インターフェースチップ110は、クロック信号同期回路111、ギアロジック112、コマンドデコーダ113及びパラレルシリアル変換回路114より構成される。
クロック信号同期回路111は、DLLまたはPLLより構成される。ここで、DLL(Delay Locked Loop)とは、遅延素子による同期ループを介して入力信号と位相のズレない出力信号を発生する回路のことである。また、PLL(Phase Locked Loop)とは、内蔵する発振器からの出力信号を、PLLに入力された信号と比較して、周波数や位相の誤差分を検出し、発振器にフィードバックすることで入力信号と周波数や位相のズレのない出力信号を生成する回路のことである。
インターフェースチップ110は、クロック信号同期回路111、ギアロジック112、コマンドデコーダ113及びパラレルシリアル変換回路114より構成される。
クロック信号同期回路111は、DLLまたはPLLより構成される。ここで、DLL(Delay Locked Loop)とは、遅延素子による同期ループを介して入力信号と位相のズレない出力信号を発生する回路のことである。また、PLL(Phase Locked Loop)とは、内蔵する発振器からの出力信号を、PLLに入力された信号と比較して、周波数や位相の誤差分を検出し、発振器にフィードバックすることで入力信号と周波数や位相のズレのない出力信号を生成する回路のことである。
クロック信号同期回路111は、いずれの回路構成をとるにしろ、信号線151を介して、メモリコントローラから入力される外部クロックClockに同期したクロックCLKiを、信号線131を介して、ギアロジック112、コマンドデコーダ113及びパラレルシリアル変換回路に対して出力する。そして、これらの回路は、外部クロックClockに同期して、制御動作を行う。
ギアロジック112は、内部に設定された、或いは半導体メモリモジュール外部から入力されるギア比設定値(n/m)に応じて、周波数mのクロックCLKiから、これに同期した低周波数nの内部クロックCLKdを生成する回路(分周回路)である。
例えば、ギアロジック112は、外部クロックClockの周波数が400Mヘルツである場合、外部クロックClockを、これに同期した、例えば100Mヘルツの低周波数のクロックへと変換し、内部クロックCLKdとして、信号線121aを介して半導体メモリ101〜108とコマンドデコーダ113及びパラレルシリアル変換回路114に対して出力する。
例えば、ギアロジック112は、外部クロックClockの周波数が400Mヘルツである場合、外部クロックClockを、これに同期した、例えば100Mヘルツの低周波数のクロックへと変換し、内部クロックCLKdとして、信号線121aを介して半導体メモリ101〜108とコマンドデコーダ113及びパラレルシリアル変換回路114に対して出力する。
コマンドデコーダ113は、外部から信号線152を介して入力されるコマンドアドレス信号Command Addressを、信号線131を介して入力される上述のクロックCLKiに同期してラッチし、内部クロックCLKdに同期した内部コマンドアドレス信号CAdとして信号線121bを介して、半導体メモリ101〜108に対して出力する。これに応じて、半導体メモリ101〜108は、読み出しコマンド又は書き込コマンド等のコマンドを、DLL等のクロック信号同期回路を用いず取り込み、コマンド入力に応じた所望の動作を行う。なお、上述のように、ギアロジック112により外部クロックClockの周波数mに対して内部クロックCLKdの周波数nが(n/m)倍になる場合、コマンドデコーダ113には、外部クロックClockの1クロック分の時間において、同一のコマンド及びアドレスがコマンドアドレス信号Command Addressとして入力される。コマンドデコーダ113は、外部クロックClockの1クロック数に対応する内部クロックCLKdの1クロックに応じて、内部コマンドアドレス信号CAdを半導体メモリ101〜108に対して出力する。例えば、周波数が4分の1になる場合においては、外部クロックに同期して入力されるコマンドアドレス信号Command Addressは、外部クロックClockの4クロック分は同一のコマンド及びアドレスが入力される。従って、この場合において、コマンドデコーダ113は、内部クロックCLKdの1クロックに応じて、内部コマンドアドレス信号CAdを半導体メモリ101〜108に対して出力する。
パラレルシリアル変換回路114は、パラレル変換部114a及びシリアル変換部114bより構成される。パラレル変換部114aは、上述したように、読み出し動作において半導体メモリ101〜108から信号線123を介して出力された256ビットのデータ信号DQdを、信号線153のバス幅に合わせて、64ビットのパラレルデータに変換し、上述のクロックCLKiに同期してシリアルに4回出力する。また、シリアル変換部114bは、書き込み動作において、信号線153から64ビットを4回に分けクロックCLKiに同期してシリアルに入力された外部データ信号DQを、256ビットのパラレルデータに変換し、データ信号DQdを半導体メモリ101〜108に対して内部クロックCLKdに同期して出力する。
パラレルシリアル変換回路114は、読み出し動作と書き込み動作の切り替えを、コマンドデコーダ113から信号線132を介して入力される制御信号RWCに応じて行う。
なお、上述のように、ギアロジック112により外部クロックClockの周波数mに対して内部クロックCLKdの周波数nが(n/m)倍になる場合、外部クロックに同期して入力される外部データ信号DQのビット幅は、(m/n)倍に変換されて、半導体メモリ101〜108に対して入出力される。従って、この場合において、コマンドデコーダ113は、外部クロックClockの(m/n)クロック数に対応する内部クロックCLKdの1クロックに応じて、制御信号RWCをパラレルシリアル変換回路114に出力し、パラレルシリアル変換回路114は、半導体メモリ101〜108との間で外部データのビット幅の(m/n)倍のビット幅のデータを入出力する。例えば、外部クロックClockの周波数に対して内部クロックCLKdの周期が、例えば4分の1になる場合においては、外部クロックに同期して入力される外部データ信号DQのビット幅は、4倍に変換されて、半導体メモリ101〜108に対して入出力される。従って、この場合において、コマンドデコーダ113は、内部クロックCLKdの1クロックに応じて、制御信号RWCをパラレルシリアル変換回路114に出力し、パラレルシリアル変換回路114は、半導体メモリ101〜108にとの間で256ビットのデータを入出力する。
また、上述のように、パラレルシリアル変換回路114は、半導体メモリ101〜108との間で、上述の内部クロックCLKdに同期して、読み出し動作と書き込み動作を行う。これに応じて、半導体メモリ101〜108は、データ信号DQdの入出力動作を、上述の内部クロックCLKdに同期したタイミングで、DLL等のクロック信号同期回路を用いず行うことができる。
なお、上述のように、ギアロジック112により外部クロックClockの周波数mに対して内部クロックCLKdの周波数nが(n/m)倍になる場合、外部クロックに同期して入力される外部データ信号DQのビット幅は、(m/n)倍に変換されて、半導体メモリ101〜108に対して入出力される。従って、この場合において、コマンドデコーダ113は、外部クロックClockの(m/n)クロック数に対応する内部クロックCLKdの1クロックに応じて、制御信号RWCをパラレルシリアル変換回路114に出力し、パラレルシリアル変換回路114は、半導体メモリ101〜108との間で外部データのビット幅の(m/n)倍のビット幅のデータを入出力する。例えば、外部クロックClockの周波数に対して内部クロックCLKdの周期が、例えば4分の1になる場合においては、外部クロックに同期して入力される外部データ信号DQのビット幅は、4倍に変換されて、半導体メモリ101〜108に対して入出力される。従って、この場合において、コマンドデコーダ113は、内部クロックCLKdの1クロックに応じて、制御信号RWCをパラレルシリアル変換回路114に出力し、パラレルシリアル変換回路114は、半導体メモリ101〜108にとの間で256ビットのデータを入出力する。
また、上述のように、パラレルシリアル変換回路114は、半導体メモリ101〜108との間で、上述の内部クロックCLKdに同期して、読み出し動作と書き込み動作を行う。これに応じて、半導体メモリ101〜108は、データ信号DQdの入出力動作を、上述の内部クロックCLKdに同期したタイミングで、DLL等のクロック信号同期回路を用いず行うことができる。
以上をまとめると、インターフェースチップ110は、半導体メモリモジュール200の外部から供給された第1のクロック信号(外部クロックClock)及び第1のコマンドアドレス信号(コマンドアドレス信号Command Address) に応じて、第2のクロック信号(内部クロックCLKd)及び第2のコマンドアドレス信号(内部コマンドアドレス信号CAd)を、信号線121を介して半導体メモリ101〜108へ共通に供給する。これにより、半導体メモリ101〜108は、内部クロックCLKdに同期した内部コマンドアドレス信号CAdが入力され、アドレス及びコマンドに応じた動作を行う。また、書き込みまたは読み出しコマンドが入力される場合において、インターフェースチップ110の間でデータ(データ信号DQd)のやり取りを、信号線123を介して内部クロックCLKdに同期して行う。また、半導体メモリ101〜108は、DLL等のクロック信号同期回路を用いず、これらの動作を行う。
インターフェースチップ110は、4ビットのパラレルシリアル変換回路114(パラレル変換部114a及びシリアル変換部114b)により、読み出し動作においては、半導体メモリ101〜108から信号線123を介して入出力されたデータ信号DQdを、信号線153のバス幅に合わせて64ビット幅に変換し、外部データ信号DQを信号線153を介して外部へ、外部クロックClockに同期して入出力する。
このように、本発明の半導体メモリモジュール(半導体メモリモジュール100)は、複数の半導体メモリ(半導体メモリ101〜108)とインターフェースチップ(インターフェースチップ110)とを有し、外部との間で第1のデータ(外部データ信号DQ)を入出力する半導体メモリモジュールであって、インターフェースチップは、読み出し又は書き込みコマンドに応じた動作の際に、外部から入力される第1のクロック(外部クロックClock)に同期した第2のクロック(内部クロックCLKd)を生成して複数の半導体メモリに供給し、複数の半導体メモリとの間で第1のデータのビット幅が変更された第2のデータ(データ信号DQd)を入出力することを特徴とする半導体メモリモジュールである。
これにより、半導体メモリは、DLL等のクロック信号同期回路を内蔵しなくとも、インターフェースチップから供給される低周波の内部クロック(内部クロックCLKd)に同期して動作を行うことができ、インターフェースチップが外部との間で外部クロック(外部クロックClock)に同期して動作を行う。従って、半導体メモリは、上述のDLL等のクロック信号同期回路を内蔵する必要がなくなり、消費電流を低減できる。例えば、DLLを有する8台のDDR2SDRAMが搭載された従来の半導体メモリモジュールに比べて、DLLを1台インターフェースに搭載した本発明の半導体メモリモジュールは、DLL動作に要する消費電流を約90%低減できる効果を奏する。従って、半導体メモリモジュールの消費電流を、従来に比べて低減できる効果を奏する。
また、半導体メモリモジュールは、第2のデータ(データ信号DQd)のビット幅を変換して第1のデータを生成しているので、すなわち、上述のパラレルシリアル変換回路114を有しているので、単位時間当たりにデータ転送するビット数を増加させることができ、外部クロックに同期した高速なデータ転送をできる効果も奏する。
例えば、上述した例においては、内部クロックの周波数を100メガヘルツの低周波数に変換した例であるが、4ビットバースト読み出し動作を行っており、データ転送速度は実質的には400メガヘルツに相当することとなるので、高速なデータ転送が可能となる。
例えば、上述した例においては、内部クロックの周波数を100メガヘルツの低周波数に変換した例であるが、4ビットバースト読み出し動作を行っており、データ転送速度は実質的には400メガヘルツに相当することとなるので、高速なデータ転送が可能となる。
さらに、図3に示すDLL及びパラレルシリアル変換回路を搭載したDDR2の回路占有率をもとに考えると、半導体メモリ101〜108は、DLL及びパラレルシリアル変換回路を必要としないので、そのチップサイズを従来のDDR2のチップサイズに比べて約2割削減できる効果を奏する。
なお、上述の例は4ビットバーストであるが、8ビットバースト時は半導体メモリ101〜108を2ビットバースト動作させ、信号線131を介して入力されるクロックCLKiの4クロックごとに、信号線121aを介して内部クロックCLKdが1クロック生成され、パラレルシリアル変換回路114と半導体メモリ101〜108の間でデータ信号DQdのやり取りを2回行う。このとき半導体メモリ101〜108は2ビットのバースト動作に設定される。
ビットのバースト長が増えても、同様にクロックCLKiの4クロックごとに内部クロックCLKdが1クロック生成され、生成された内部クロックCLKdの回数分パラレルシリアル変換回路114と半導体メモリ101〜108の間でデータ信号DQdのやり取りを行う。また、半導体メモリ101〜108のバースト長は(ビットのバースト長/4)に設定する。
ビットのバースト長が増えても、同様にクロックCLKiの4クロックごとに内部クロックCLKdが1クロック生成され、生成された内部クロックCLKdの回数分パラレルシリアル変換回路114と半導体メモリ101〜108の間でデータ信号DQdのやり取りを行う。また、半導体メモリ101〜108のバースト長は(ビットのバースト長/4)に設定する。
(第2実施形態)
次に、本発明の第2の実施形態について、図4及び図5を用いて説明する。
図4は、本発明の実施形態である半導体メモリモジュール200のブロック図である。
図4においては、図1と同一の部分については同一の符号を付している。
半導体メモリモジュール200は、専用メモリ201〜208、インターフェースチップ210及び昇圧電圧発生チップ209より構成される。
ここで、専用メモリ201は、上述の第1の実施形態における半導体メモリ101と、以下の点で相違する。
次に、本発明の第2の実施形態について、図4及び図5を用いて説明する。
図4は、本発明の実施形態である半導体メモリモジュール200のブロック図である。
図4においては、図1と同一の部分については同一の符号を付している。
半導体メモリモジュール200は、専用メモリ201〜208、インターフェースチップ210及び昇圧電圧発生チップ209より構成される。
ここで、専用メモリ201は、上述の第1の実施形態における半導体メモリ101と、以下の点で相違する。
まず、専用メモリ201〜207は、バンクを有さない。ここで、バンクとは、半導体メモリ内の所定単位の記憶セル領域であり、データ読み出し動作およびデータ書き込み動作が互いに排他的に制御されないで独立して実行することができる記憶セル領域の単位を言う。例えば、データ読み出し動作およびデータ書き込み動作はバンク間で任意のタイミングで動作することとなる。
そこで、本発明の半導体メモリモジュール200は、専用メモリ201と専用メモリ202でバンク0(BANK0)を、専用メモリ203と専用メモリ204でバンク1(BANK1)を、専用メモリ204と専用メモリ205でバンク2(BANK2)を、専用メモリ206と専用メモリ207でバンク3(BANK3)を構成し、インターフェースチップ210により制御する構成としている。
そこで、本発明の半導体メモリモジュール200は、専用メモリ201と専用メモリ202でバンク0(BANK0)を、専用メモリ203と専用メモリ204でバンク1(BANK1)を、専用メモリ204と専用メモリ205でバンク2(BANK2)を、専用メモリ206と専用メモリ207でバンク3(BANK3)を構成し、インターフェースチップ210により制御する構成としている。
次に、専用メモリ201〜207は、昇圧電圧発生回路を有さない。
半導体メモリ内には、高電圧動作を必要とする素子が存在する。例えば、DRAMにおいては、メモリセル選択用のトランジスタの制御端子に供給される電圧,つまり、ワード線の駆動用電圧には、昇圧電圧VPPが必要である。これは、Nチャネル型MOSトランジスタで構成されるメモリセル選択用のトランジスタのしきい値の影響をなくすためである。しかし、外部電源電圧の電圧レベルが低レベル化されると、昇圧電源を生成することが難しくなる。
そこで、専用メモリ201〜207においては、昇圧電圧発生回路を有さない構成とし、半導体メモリモジュール200に搭載された昇圧電圧発生チップ209が、電源線141を介して、昇圧電圧を供給することとした。
半導体メモリ内には、高電圧動作を必要とする素子が存在する。例えば、DRAMにおいては、メモリセル選択用のトランジスタの制御端子に供給される電圧,つまり、ワード線の駆動用電圧には、昇圧電圧VPPが必要である。これは、Nチャネル型MOSトランジスタで構成されるメモリセル選択用のトランジスタのしきい値の影響をなくすためである。しかし、外部電源電圧の電圧レベルが低レベル化されると、昇圧電源を生成することが難しくなる。
そこで、専用メモリ201〜207においては、昇圧電圧発生回路を有さない構成とし、半導体メモリモジュール200に搭載された昇圧電圧発生チップ209が、電源線141を介して、昇圧電圧を供給することとした。
また、専用メモリ201〜207は、上述の半導体メモリ101〜107に比べて、多ビット構成である。例えば、専用メモリ201〜207は、128ビットのデータを、データ信号DQdとして入出力し、信号線123を介してインターフェースチップ210とやり取りする。そして、インターフェースチップ210は、128ビットのビット幅を例えば64ビット幅に変換して外部データ信号DQを外部と入出力する。
図5は、図4におけるインターフェースチップ210の詳細な構成を示したブロック図である。
インターフェースチップ210は、上述の第1の実施形態におけるインターフェースチップ110と、以下の点で相違する。
インターフェースチップ210は、上述の第1の実施形態におけるインターフェースチップ110と、以下の点で相違する。
まず、インターフェースチップ210は、バンク0〜3に対応するコマンドデコーダ113a〜dを備える。
コマンドデコーダ113a〜dは、信号線152から入力されるコマンドアドレス信号(Command Address)に応じて、信号線121b〜121eを介して、内部コマンドアドレス信号CAd0〜3をバンク0〜3に対して出力し、各バンクの制御を行う。例えば、コマンドデコーダ113aは、バンク0(専用メモリ201,202)をページ(バースト)動作モードに、コマンドデコーダ113b〜dは、他のバンク1〜3を、消費電流の少ないスタンバイモード(消費電流IDD2モード)、或いはRASB LOWスタンバイモード(消費電流IDD3モード)に設定する制御を行う。
コマンドデコーダ113a〜dは、信号線152から入力されるコマンドアドレス信号(Command Address)に応じて、信号線121b〜121eを介して、内部コマンドアドレス信号CAd0〜3をバンク0〜3に対して出力し、各バンクの制御を行う。例えば、コマンドデコーダ113aは、バンク0(専用メモリ201,202)をページ(バースト)動作モードに、コマンドデコーダ113b〜dは、他のバンク1〜3を、消費電流の少ないスタンバイモード(消費電流IDD2モード)、或いはRASB LOWスタンバイモード(消費電流IDD3モード)に設定する制御を行う。
次に、インターフェースチップ210は、ECC回路115を備える。ここでECC(Error Correcting Code)とは、誤り訂正符号のことで、メモリからデータを読み出す際、データの誤りを訂正するために、本来のデータとは別に付加される冗長なデータのことである。
ECC回路115は、書き込み動作において、信号線133を介してコマンドデコーダ113から入力される誤り訂正開始信号に応じて、シリアル変換部114bから入力される記憶すべきデータに、ECCビットデータ(パリティビット)を付加して、信号線123を介してデータ信号DQdを専用メモリに対し出力する。また、読み出し動作においては、誤り訂正開始信号に応じて、専用メモリから信号線123を介して入力される書込まれたデータと付加したECCビットデータを処理することにより、誤っているデータビットを検知、訂正し、パラレル変換部114aに対して出力する。
ECC回路115は、書き込み動作において、信号線133を介してコマンドデコーダ113から入力される誤り訂正開始信号に応じて、シリアル変換部114bから入力される記憶すべきデータに、ECCビットデータ(パリティビット)を付加して、信号線123を介してデータ信号DQdを専用メモリに対し出力する。また、読み出し動作においては、誤り訂正開始信号に応じて、専用メモリから信号線123を介して入力される書込まれたデータと付加したECCビットデータを処理することにより、誤っているデータビットを検知、訂正し、パラレル変換部114aに対して出力する。
また、インターフェースチップ210は、バス幅切り替え部116を備える。上述の通り、バンク0〜3は、ビット幅として128ビットを有し、それぞれが、独立にコマンドデコーダ113a〜dにより制御される。バンクの連続読み出し動作において、例えば4バンクから随時データが読み出されることもあるので、その時、信号線123を介して出力されるデータ信号DQdに生ずるギャップを調整するため、バス幅切り替え部116は、上述のパラレル変換部114aに入力されるデータビット数を調整する。なお、バス幅切り替え部116は、専用メモリ201〜208が縮約テストモード設定可能な場合においては、例えば上述の128ビットの出力データを縮約し、各バンクを各データ信号DQdに割り当て、変換部114aに対して出力する構成としてもよい。
上述の構成により、インターフェースチップ210は半導体メモリモジュール200の外部から供給された第1のクロック信号(外部クロックClock)及び第1のコマンドアドレス信号(コマンドアドレス信号Command Address)に応じて、第2のクロック信号(内部クロックCLKd)及び第2のコマンドアドレス信号(内部コマンドアドレス信号CAd0〜3)をコマンドデコーダ113a〜dにおいて生成し、信号線121a〜dを介してバンク0〜3へ独立に供給する。これにより、各バンク0〜3は、内部クロックCLKdに同期して、各内部コマンドアドレス信号CAd0〜3により、アドレス及びコマンドを取り込み、コマンドに応じた動作を行う。また、書き込みまたは読み出しコマンドが入力される場合において、内部クロックCLKdに同期して、インターフェースチップ110の間でデータ(データ信号DQd)のやり取りを、信号線123を介して行う。
インターフェースチップ210は、パラレルシリアル変換回路114(パラレル変換部114a及びシリアル変換部114b)により、読み出し動作においては、ECC回路115から入出力されたデータを、信号線153のバス幅に合わし、信号線153を介して外部データ信号DQとして外部へ入出力する。
このように、本発明の半導体メモリモジュール(半導体メモリモジュール200)は、複数の半導体メモリ(専用メモリ201〜208)とインターフェースチップ(インターフェースチップ210)とを有し、外部との間で第1のデータ(外部データ信号DQ)を入出力する半導体メモリモジュールであって、インターフェースチップは、読み出し又は書き込みコマンドに応じた動作の際に、外部から入力される第1のクロック(外部クロックClock)に同期した第2のクロック(内部クロックCLKd)を生成して複数の半導体メモリに供給し、複数の半導体メモリとの間で第1のデータのビット幅が変更された第2のデータ(データ信号DQd)を入出力することを特徴とする半導体メモリモジュールである。
また、インターフェースチップ(インターフェースチップ210)は、第1のクロック(外部クロックClock)に同期した低周波数の第2のクロック(内部クロックCLKd)を生成する分周回路(ギアロジック112)と、第1のデータ(外部データ信号DQのビット幅を変換して第2のデータ(データ信号DQd)を生成するパラレルシリアル変換回路(パラレル変換部114a及びシリアル変換部114b)と、を備えることを特徴とする。
また、複数の半導体メモリ(専用メモリ201〜208)は、複数のバンク(バンク0〜3)で構成され、バンクは入力されるコマンドアドレス信号(コマンドアドレス信号Command Address)に応じて、独立に動作することを特徴とする。
また、インターフェースチップ(インターフェースチップ210)は、誤り訂正回路(ECC115)を更に有し、誤り訂正回路は、複数のメモリ(専用メモリ201〜208)から入力される第2のデータ(データ信号DQd)の誤りを訂正し、訂正後のデータを第2のデータ(データ信号DQd)として、パラレルシリアル変換回路(パラレルシリアル変換回路114)へ出力することを特徴とする。
また、半導体メモリモジュール(半導体メモリモジュール200)は、昇圧電圧発生チップ(昇圧電圧発生チップ209)を更に有し、昇圧電圧発生チップは、複数の半導体メモリへ昇圧電圧を供給することを特徴とする。
また、インターフェースチップ(インターフェースチップ210)は、誤り訂正回路(ECC115)を更に有し、誤り訂正回路は、複数のメモリ(専用メモリ201〜208)から入力される第2のデータ(データ信号DQd)の誤りを訂正し、訂正後のデータを第2のデータ(データ信号DQd)として、パラレルシリアル変換回路(パラレルシリアル変換回路114)へ出力することを特徴とする。
また、半導体メモリモジュール(半導体メモリモジュール200)は、昇圧電圧発生チップ(昇圧電圧発生チップ209)を更に有し、昇圧電圧発生チップは、複数の半導体メモリへ昇圧電圧を供給することを特徴とする。
これにより、半導体メモリモジュール200は、上述の効果を維持しつつ、更に以下の効果を奏する。
すなわち、半導体メモリモジュール200は、4バンクを有し、それぞれのバンクがコマンドデコーダ113a〜dにより動作を制御される。このため、全チップが同じ動作モードに入らないため、さらに半導体メモリモジュールの消費電流を低減できる。
また、各バンクを構成する半導体メモリは、昇圧電源回路を備える必要がなくなる。例えば、先に用いた図3に示すDDR2の回路占有率をもとに考えると、更に図中の電源回路部分が削減できるので、先に述べたDLLやパラレルシリアル変換回路部分とあわせて、専用メモリのチップサイズを、従来のDDR2に比べて約3割削減できる効果を奏する。
すなわち、半導体メモリモジュール200は、4バンクを有し、それぞれのバンクがコマンドデコーダ113a〜dにより動作を制御される。このため、全チップが同じ動作モードに入らないため、さらに半導体メモリモジュールの消費電流を低減できる。
また、各バンクを構成する半導体メモリは、昇圧電源回路を備える必要がなくなる。例えば、先に用いた図3に示すDDR2の回路占有率をもとに考えると、更に図中の電源回路部分が削減できるので、先に述べたDLLやパラレルシリアル変換回路部分とあわせて、専用メモリのチップサイズを、従来のDDR2に比べて約3割削減できる効果を奏する。
100,200,300…半導体メモリモジュール、
101,301…半導体メモリ、201,202,203,204,205,206,207…専用メモリ、
110,210…インターフェースチップ、
111…クロック信号同期回路、112…ギアロジック、
113,113a,113b…コマンドデコーダ、114…パラレルシリアル変換回路、115…ECC回路、116…バス幅切り替え部、
209…昇圧電圧発生チップ、
141…電源線、120,121,121a,121b,123,131,132,133,321,323,151,152,153…信号線、Clock…外部クロック、Command Address…コマンドアドレス信号、DQ…外部データ信号、CLKi…クロック、CLKd…内部クロック、CAd,CAd0…内部コマンドアドレス信号、DQd…データ信号
101,301…半導体メモリ、201,202,203,204,205,206,207…専用メモリ、
110,210…インターフェースチップ、
111…クロック信号同期回路、112…ギアロジック、
113,113a,113b…コマンドデコーダ、114…パラレルシリアル変換回路、115…ECC回路、116…バス幅切り替え部、
209…昇圧電圧発生チップ、
141…電源線、120,121,121a,121b,123,131,132,133,321,323,151,152,153…信号線、Clock…外部クロック、Command Address…コマンドアドレス信号、DQ…外部データ信号、CLKi…クロック、CLKd…内部クロック、CAd,CAd0…内部コマンドアドレス信号、DQd…データ信号
Claims (5)
- 複数の半導体メモリとインターフェースチップとを有し、外部との間で第1のデータを入出力する半導体メモリモジュールであって、前記インターフェースチップは、読み出し又は書き込みコマンドに応じた動作の際に、外部から入力される第1のクロックに同期した第2のクロックを生成して前記複数の半導体メモリに供給し、前記複数の半導体メモリとの間で前記第1のデータのビット幅が変更された第2のデータを入出力することを特徴とする半導体メモリモジュール。
- 前記インターフェースチップは、前記第1のクロックに同期した低周波数の第2のクロックを生成する分周回路と、前記第1のデータのビット幅を変換して前記第2のデータを生成するパラレルシリアル変換回路と、を備えることを特徴とする請求項1記載の半導体メモリモジュール。
- 前記複数の半導体メモリは、複数のバンクで構成され、入力される前記第2のクロック及び外部から入力されるコマンドアドレス信号に応じて、独立に動作することを特徴とする請求項1または請求項2記載の半導体メモリモジュール。
- 前記インターフェースチップは、誤り訂正回路を更に有し、前記誤り訂正回路は、前記複数のメモリから入力される前記第2のデータの誤りを訂正し、訂正後のデータを前記第2のデータとして、前記パラレルシリアル変換回路へ出力することを特徴とする請求項2乃至請求項3記載の半導体メモリモジュール。
- 昇圧電圧発生チップを更に有し、前記昇圧電圧発生チップは、前記複数の半導体メモリへ昇圧電圧を供給することを特徴とする請求項1乃至請求項4記載の半導体メモリモジュール。
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DE102016213290A1 (de) | 2015-08-03 | 2017-02-09 | Continental Automotive Systems, Inc. | Vorrichtung, System und Verfahren zum Konfigurieren eines Reifeninformationssensors mit einem Übertragungsprotokoll auf der Basis von Fahrzeugtriggerkenngrößen |
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- 2011-02-08 US US13/023,068 patent/US8400869B2/en active Active
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