JP2011180713A - 半導体メモリモジュール - Google Patents

Abstract

【課題】消費電流を低減した半導体メモリモジュールを提供する。
【解決手段】半導体メモリモジュール１００は、インターフェースチップ１１０を有する。インターフェースチップ１１０は、内部にクロック信号同期回路（ＤＬＬ）を備え、外部から入力される外部クロックＣｌｏｃｋに同期した制御信号を生成する。インターフェースチップ１１０は、この制御信号を低周波数化し、半導体メモリ１０１〜１０８に対して、信号線１２１を介してクロックを供給する。半導体メモリ１０１〜１０８は、供給されたクロックに同期したコマンドアドレス信号を、インターフェースチップ１１０から取り込み、コマンドに応じた動作を行う。また、半導体メモリ１０１〜１０８は、読み出し、書き込み動作において、インターフェースチップ１１０との間でデータ入出力を行う。インターフェースチップ１１０は、ビット幅を変換して外部へデータの入出力を行う。
【選択図】図１

Description

本発明は、複数の半導体メモリ及びインターフェースチップを搭載した半導体メモリモジュールに関する。

近年、半導体装置の代表とされるＤＲＡＭ（Dynamic Random Access Memory）においては、外部クロックに同期したＳＤＲＡＭ（Synchronous DRAM）が主流となっている。このうち、データ転送速度をさらに向上させるため、クロック信号の立ち上がりエッジだけでなく、立ち下がりエッジにも同期して所定の動作が行われるＤＤＲ技術（Double Data Rate）を導入したＤＤＲやＤＤＲ２、ＤＤＲ３ ＳＤＲＡＭ等がある。このＤＤＲ技術を実現するためには、相補動作する２種類のクロック信号が必要となる。このとき、外部から第１のクロックのみが供給されてＳＤＲＡＭ内部で２種類の制御用の内部クロック信号を生成する場合と、第１のクロック及び、それと逆相の第２のクロックが外部から供給され、ＳＤＲＡＭ内部で２種類の制御用の内部クロックを生成する場合とがある。

ＤＤＲ技術を搭載したＳＤＲＡＭは、どちらの場合においても、外部クロック信号のタイミングに制御用の内部クロック信号を同期させるために、ＰＬＬ（Phase Locked Loop）、或いはＤＬＬ（Delayed Lock Loop）といったクロック信号同期回路を必要とする。
例えば、特許文献１においては、ＤＲＡＭ搭載ＬＳＩ（混載ＤＲＡＭ）において、ＰＬＬが出力するクロックによりＳＤＲＡＭマクロチップを制御する技術が開示されている。
また、特許文献２においては、ＳＤＲＡＭにおいてＤＬＬが出力するクロックによりメモリバンク及びＩＯ部を制御する技術が開示されている。

一方、パソコン、サーバなど大容量の半導体メモリを搭載する機器においては、高密度で半導体メモリを実装するために、ＤＩＭＭ（Dual Inline Memory Module）の様に８個から１６個の半導体メモリが搭載された半導体メモリモジュールを、マザーボードに数枚搭載している。
例えば、図６に従来技術である半導体メモリモジュール３００を示す。半導体メモリモジュール３００は、半導体メモリ３０１〜３０８を８個搭載し、８個の半導体メモリは、信号線３２１を介して、例えば外部のメモリコントローラから入力されるクロック（Clock）に同期して、コマンドアドレス（Command Address）を取り込み、所望の動作を行う。

また、データの入出力動作においては、８個の半導体メモリは、信号線３２１を介して入力されるクロックに同期して、信号線３２３を介して、外部の、例えば６４ビットのバスライン（64 Bit Bus）へ外部データ信号ＤＱを入出力する。
ここで、メモリコントローラについては、例えば特許文献３において、４個の半導体メモリをＥＣＣ（Error Correcting Code）機能付きのメモリコントローラが制御する技術が開示されている。

特開平１０−１８９８８９号公報 特開２００３−５９２７２号公報 特開平９−９１２０６号公報

しかし、上述のＤＤＲ技術を導入したＳＤＲＡＭにおいては、ＤＬＬが外部クロックと同期を取る必要があるため、常時約２０ｍＡ程度の電流を消費する。すると、ＤＤＲ技術を導入したＳＤＲＡＭを複数搭載した半導体メモリモジュールは、複数のチップが常時ＤＬＬを動作させているため、例えば図６のように８台のＳＤＲＡＭを搭載した場合においては、約１６０ｍＡもの電流を常時消費することになる。

一方、通常のＳＤＲＡＭの様にＤＬＬを持たない半導体メモリは、外部クロックに同期した高速なデータ転送を行うことができないという問題がある。

本発明は、複数の半導体メモリとインターフェースチップとを有し、外部との間で第１のデータを入出力する半導体メモリモジュールであって、インターフェースチップは、読み出し又は書き込みコマンドに応じた動作の際に、外部から入力される第１のクロックに同期した第２のクロックを生成して複数の半導体メモリに供給し、複数の半導体メモリとの間で第１のデータのビット幅が変更された第２のデータを入出力することを特徴とする半導体メモリモジュールである。

この発明によれば、半導体メモリは、ＤＬＬ等のクロック信号同期回路を内蔵しなくとも、インターフェースチップから供給される低周波の内部クロック及び第２のコマンドアドレス信号に応じて、所望の動作を行うことができる。
従って、半導体メモリは、上述のＤＬＬ等のクロック信号同期回路を内蔵する必要がなくなり、消費電流を低減できる。これにより、半導体メモリモジュールの消費電流も低減できる効果を奏する。

また、半導体メモリモジュールは、第２のデータのビット幅を変換して第１のデータを生成するので、単位時間当たりにデータ転送するビット数を増加させることができ、外部クロックに同期した高速なデータ転送を行える効果も奏する。

本発明の第１の実施形態による半導体メモリモジュールの概念図である。 図１におけるインターフェースチップのブロック図である。 図１の補足説明図である。 本発明の第２の実施形態による半導体メモリモジュールの概念図である。 図４におけるインターフェースチップのブロック図である。 従来技術の半導体メモリモジュールの概念図である。

（第１実施形態）
図１は、本発明の実施形態である半導体メモリモジュール１００のブロック図である。
図１において、半導体メモリモジュール１００は、半導体メモリ１０１〜１０８及びインターフェースチップ１１０より構成される。
本実施形態において、インターフェースチップ１１０は、半導体メモリモジュール１００の外部から信号線１２０を介して供給された第１のクロック信号（Clock）及び第１のコマンドアドレス信号（Command Address）に応じて、第２のクロック信号（内部クロックＣＬＫｄ）及び第２のコマンドアドレス信号（内部コマンドアドレス信号ＣＡｄ）を、信号線１２１を介して半導体メモリ１０１〜１０８へ共通に供給する。また、半導体メモリ１０１〜１０８は、インターフェースチップ１１０の間でデータ（データ信号ＤＱｄ）のやり取りを、信号線１２３を介して行う。

図１において、半導体メモリ１０１〜１０８は、それぞれ３２ビットのバス幅を有し、読み出し、書き込み動作において、３２ビットのデータ（データ信号ＤＱｄ）をインターフェースチップ１１０との間でやり取りする。すなわち、読み出しコマンドに応じた動作においては、８台の半導体メモリは、２５６ビットのデータを、信号線１２３を介してインターフェースチップ１１０に対して出力する。
インターフェースチップ１１０は、例えば６４ビットのバス幅を有しており、２５６ビットのデータを４ビットバースト動作で、半導体メモリモジュール１００外部の、例えばメモリコントローラへ出力する。また半導体メモリ１０１〜１０８は１ビットバースト動作をする。
なお、上記動作は半導体メモリ１０１〜１０８が1ビット出力動作時である。

図２は、図１におけるインターフェースチップ１１０の詳細な構成を示したブロック図である。
インターフェースチップ１１０は、クロック信号同期回路１１１、ギアロジック１１２、コマンドデコーダ１１３及びパラレルシリアル変換回路１１４より構成される。
クロック信号同期回路１１１は、ＤＬＬまたはＰＬＬより構成される。ここで、ＤＬＬ（Delay Locked Loop）とは、遅延素子による同期ループを介して入力信号と位相のズレない出力信号を発生する回路のことである。また、ＰＬＬ（Phase Locked Loop）とは、内蔵する発振器からの出力信号を、ＰＬＬに入力された信号と比較して、周波数や位相の誤差分を検出し、発振器にフィードバックすることで入力信号と周波数や位相のズレのない出力信号を生成する回路のことである。

クロック信号同期回路１１１は、いずれの回路構成をとるにしろ、信号線１５１を介して、メモリコントローラから入力される外部クロックＣｌｏｃｋに同期したクロックＣＬＫｉを、信号線１３１を介して、ギアロジック１１２、コマンドデコーダ１１３及びパラレルシリアル変換回路に対して出力する。そして、これらの回路は、外部クロックＣｌｏｃｋに同期して、制御動作を行う。

ギアロジック１１２は、内部に設定された、或いは半導体メモリモジュール外部から入力されるギア比設定値（ｎ／ｍ）に応じて、周波数ｍのクロックＣＬＫｉから、これに同期した低周波数ｎの内部クロックＣＬＫｄを生成する回路（分周回路）である。
例えば、ギアロジック１１２は、外部クロックＣｌｏｃｋの周波数が４００Ｍヘルツである場合、外部クロックＣｌｏｃｋを、これに同期した、例えば１００Ｍヘルツの低周波数のクロックへと変換し、内部クロックＣＬＫｄとして、信号線１２１ａを介して半導体メモリ１０１〜１０８とコマンドデコーダ１１３及びパラレルシリアル変換回路１１４に対して出力する。

コマンドデコーダ１１３は、外部から信号線１５２を介して入力されるコマンドアドレス信号Command Addressを、信号線１３１を介して入力される上述のクロックＣＬＫｉに同期してラッチし、内部クロックＣＬＫｄに同期した内部コマンドアドレス信号ＣＡｄとして信号線１２１ｂを介して、半導体メモリ１０１〜１０８に対して出力する。これに応じて、半導体メモリ１０１〜１０８は、読み出しコマンド又は書き込コマンド等のコマンドを、ＤＬＬ等のクロック信号同期回路を用いず取り込み、コマンド入力に応じた所望の動作を行う。なお、上述のように、ギアロジック１１２により外部クロックＣｌｏｃｋの周波数ｍに対して内部クロックＣＬＫｄの周波数ｎが（ｎ／ｍ）倍になる場合、コマンドデコーダ１１３には、外部クロックＣｌｏｃｋの１クロック分の時間において、同一のコマンド及びアドレスがコマンドアドレス信号Command Addressとして入力される。コマンドデコーダ１１３は、外部クロックＣｌｏｃｋの１クロック数に対応する内部クロックＣＬＫｄの１クロックに応じて、内部コマンドアドレス信号ＣＡｄを半導体メモリ１０１〜１０８に対して出力する。例えば、周波数が４分の１になる場合においては、外部クロックに同期して入力されるコマンドアドレス信号Command Addressは、外部クロックＣｌｏｃｋの４クロック分は同一のコマンド及びアドレスが入力される。従って、この場合において、コマンドデコーダ１１３は、内部クロックＣＬＫｄの１クロックに応じて、内部コマンドアドレス信号ＣＡｄを半導体メモリ１０１〜１０８に対して出力する。

パラレルシリアル変換回路１１４は、パラレル変換部１１４ａ及びシリアル変換部１１４ｂより構成される。パラレル変換部１１４ａは、上述したように、読み出し動作において半導体メモリ１０１〜１０８から信号線１２３を介して出力された２５６ビットのデータ信号ＤＱｄを、信号線１５３のバス幅に合わせて、６４ビットのパラレルデータに変換し、上述のクロックＣＬＫｉに同期してシリアルに４回出力する。また、シリアル変換部１１４ｂは、書き込み動作において、信号線１５３から６４ビットを４回に分けクロックＣＬＫｉに同期してシリアルに入力された外部データ信号ＤＱを、２５６ビットのパラレルデータに変換し、データ信号ＤＱｄを半導体メモリ１０１〜１０８に対して内部クロックＣＬＫｄに同期して出力する。

パラレルシリアル変換回路１１４は、読み出し動作と書き込み動作の切り替えを、コマンドデコーダ１１３から信号線１３２を介して入力される制御信号ＲＷＣに応じて行う。
なお、上述のように、ギアロジック１１２により外部クロックＣｌｏｃｋの周波数ｍに対して内部クロックＣＬＫｄの周波数ｎが（ｎ／ｍ）倍になる場合、外部クロックに同期して入力される外部データ信号ＤＱのビット幅は、（ｍ／ｎ）倍に変換されて、半導体メモリ１０１〜１０８に対して入出力される。従って、この場合において、コマンドデコーダ１１３は、外部クロックＣｌｏｃｋの（ｍ／ｎ）クロック数に対応する内部クロックＣＬＫｄの１クロックに応じて、制御信号ＲＷＣをパラレルシリアル変換回路１１４に出力し、パラレルシリアル変換回路１１４は、半導体メモリ１０１〜１０８との間で外部データのビット幅の（ｍ／ｎ）倍のビット幅のデータを入出力する。例えば、外部クロックＣｌｏｃｋの周波数に対して内部クロックＣＬＫｄの周期が、例えば４分の１になる場合においては、外部クロックに同期して入力される外部データ信号ＤＱのビット幅は、４倍に変換されて、半導体メモリ１０１〜１０８に対して入出力される。従って、この場合において、コマンドデコーダ１１３は、内部クロックＣＬＫｄの１クロックに応じて、制御信号ＲＷＣをパラレルシリアル変換回路１１４に出力し、パラレルシリアル変換回路１１４は、半導体メモリ１０１〜１０８にとの間で２５６ビットのデータを入出力する。
また、上述のように、パラレルシリアル変換回路１１４は、半導体メモリ１０１〜１０８との間で、上述の内部クロックＣＬＫｄに同期して、読み出し動作と書き込み動作を行う。これに応じて、半導体メモリ１０１〜１０８は、データ信号ＤＱｄの入出力動作を、上述の内部クロックＣＬＫｄに同期したタイミングで、ＤＬＬ等のクロック信号同期回路を用いず行うことができる。

以上をまとめると、インターフェースチップ１１０は、半導体メモリモジュール２００の外部から供給された第１のクロック信号（外部クロックＣｌｏｃｋ）及び第１のコマンドアドレス信号（コマンドアドレス信号Command Address） に応じて、第２のクロック信号（内部クロックＣＬＫｄ）及び第２のコマンドアドレス信号（内部コマンドアドレス信号ＣＡｄ）を、信号線１２１を介して半導体メモリ１０１〜１０８へ共通に供給する。これにより、半導体メモリ１０１〜１０８は、内部クロックＣＬＫｄに同期した内部コマンドアドレス信号ＣＡｄが入力され、アドレス及びコマンドに応じた動作を行う。また、書き込みまたは読み出しコマンドが入力される場合において、インターフェースチップ１１０の間でデータ（データ信号ＤＱｄ）のやり取りを、信号線１２３を介して内部クロックＣＬＫｄに同期して行う。また、半導体メモリ１０１〜１０８は、ＤＬＬ等のクロック信号同期回路を用いず、これらの動作を行う。

インターフェースチップ１１０は、４ビットのパラレルシリアル変換回路１１４（パラレル変換部１１４ａ及びシリアル変換部１１４ｂ）により、読み出し動作においては、半導体メモリ１０１〜１０８から信号線１２３を介して入出力されたデータ信号ＤＱｄを、信号線１５３のバス幅に合わせて６４ビット幅に変換し、外部データ信号ＤＱを信号線１５３を介して外部へ、外部クロックＣｌｏｃｋに同期して入出力する。

このように、本発明の半導体メモリモジュール（半導体メモリモジュール１００）は、複数の半導体メモリ（半導体メモリ１０１〜１０８）とインターフェースチップ（インターフェースチップ１１０）とを有し、外部との間で第１のデータ（外部データ信号ＤＱ）を入出力する半導体メモリモジュールであって、インターフェースチップは、読み出し又は書き込みコマンドに応じた動作の際に、外部から入力される第１のクロック（外部クロックＣｌｏｃｋ）に同期した第２のクロック（内部クロックＣＬＫｄ）を生成して複数の半導体メモリに供給し、複数の半導体メモリとの間で第１のデータのビット幅が変更された第２のデータ（データ信号ＤＱｄ）を入出力することを特徴とする半導体メモリモジュールである。

これにより、半導体メモリは、ＤＬＬ等のクロック信号同期回路を内蔵しなくとも、インターフェースチップから供給される低周波の内部クロック（内部クロックＣＬＫｄ）に同期して動作を行うことができ、インターフェースチップが外部との間で外部クロック（外部クロックＣｌｏｃｋ）に同期して動作を行う。従って、半導体メモリは、上述のＤＬＬ等のクロック信号同期回路を内蔵する必要がなくなり、消費電流を低減できる。例えば、ＤＬＬを有する８台のＤＤＲ２ＳＤＲＡＭが搭載された従来の半導体メモリモジュールに比べて、ＤＬＬを１台インターフェースに搭載した本発明の半導体メモリモジュールは、ＤＬＬ動作に要する消費電流を約９０％低減できる効果を奏する。従って、半導体メモリモジュールの消費電流を、従来に比べて低減できる効果を奏する。

また、半導体メモリモジュールは、第２のデータ（データ信号ＤＱｄ）のビット幅を変換して第１のデータを生成しているので、すなわち、上述のパラレルシリアル変換回路１１４を有しているので、単位時間当たりにデータ転送するビット数を増加させることができ、外部クロックに同期した高速なデータ転送をできる効果も奏する。
例えば、上述した例においては、内部クロックの周波数を１００メガヘルツの低周波数に変換した例であるが、４ビットバースト読み出し動作を行っており、データ転送速度は実質的には４００メガヘルツに相当することとなるので、高速なデータ転送が可能となる。

さらに、図３に示すＤＬＬ及びパラレルシリアル変換回路を搭載したＤＤＲ２の回路占有率をもとに考えると、半導体メモリ１０１〜１０８は、ＤＬＬ及びパラレルシリアル変換回路を必要としないので、そのチップサイズを従来のＤＤＲ２のチップサイズに比べて約２割削減できる効果を奏する。

なお、上述の例は４ビットバーストであるが、８ビットバースト時は半導体メモリ１０１〜１０８を２ビットバースト動作させ、信号線１３１を介して入力されるクロックＣＬＫｉの４クロックごとに、信号線１２１ａを介して内部クロックＣＬＫｄが１クロック生成され、パラレルシリアル変換回路１１４と半導体メモリ１０１〜１０８の間でデータ信号ＤＱｄのやり取りを２回行う。このとき半導体メモリ１０１〜１０８は２ビットのバースト動作に設定される。
ビットのバースト長が増えても、同様にクロックＣＬＫｉの４クロックごとに内部クロックＣＬＫｄが１クロック生成され、生成された内部クロックＣＬＫｄの回数分パラレルシリアル変換回路１１４と半導体メモリ１０１〜１０８の間でデータ信号ＤＱｄのやり取りを行う。また、半導体メモリ１０１〜１０８のバースト長は（ビットのバースト長/４）に設定する。

（第２実施形態）
次に、本発明の第２の実施形態について、図４及び図５を用いて説明する。
図４は、本発明の実施形態である半導体メモリモジュール２００のブロック図である。
図４においては、図１と同一の部分については同一の符号を付している。
半導体メモリモジュール２００は、専用メモリ２０１〜２０８、インターフェースチップ２１０及び昇圧電圧発生チップ２０９より構成される。
ここで、専用メモリ２０１は、上述の第１の実施形態における半導体メモリ１０１と、以下の点で相違する。

まず、専用メモリ２０１〜２０７は、バンクを有さない。ここで、バンクとは、半導体メモリ内の所定単位の記憶セル領域であり、データ読み出し動作およびデータ書き込み動作が互いに排他的に制御されないで独立して実行することができる記憶セル領域の単位を言う。例えば、データ読み出し動作およびデータ書き込み動作はバンク間で任意のタイミングで動作することとなる。
そこで、本発明の半導体メモリモジュール２００は、専用メモリ２０１と専用メモリ２０２でバンク０（ＢＡＮＫ０）を、専用メモリ２０３と専用メモリ２０４でバンク１（ＢＡＮＫ１）を、専用メモリ２０４と専用メモリ２０５でバンク２（ＢＡＮＫ２）を、専用メモリ２０６と専用メモリ２０７でバンク３（ＢＡＮＫ３）を構成し、インターフェースチップ２１０により制御する構成としている。

次に、専用メモリ２０１〜２０７は、昇圧電圧発生回路を有さない。
半導体メモリ内には、高電圧動作を必要とする素子が存在する。例えば、ＤＲＡＭにおいては、メモリセル選択用のトランジスタの制御端子に供給される電圧，つまり、ワード線の駆動用電圧には、昇圧電圧ＶＰＰが必要である。これは、Ｎチャネル型ＭＯＳトランジスタで構成されるメモリセル選択用のトランジスタのしきい値の影響をなくすためである。しかし、外部電源電圧の電圧レベルが低レベル化されると、昇圧電源を生成することが難しくなる。
そこで、専用メモリ２０１〜２０７においては、昇圧電圧発生回路を有さない構成とし、半導体メモリモジュール２００に搭載された昇圧電圧発生チップ２０９が、電源線１４１を介して、昇圧電圧を供給することとした。

また、専用メモリ２０１〜２０７は、上述の半導体メモリ１０１〜１０７に比べて、多ビット構成である。例えば、専用メモリ２０１〜２０７は、１２８ビットのデータを、データ信号ＤＱｄとして入出力し、信号線１２３を介してインターフェースチップ２１０とやり取りする。そして、インターフェースチップ２１０は、１２８ビットのビット幅を例えば６４ビット幅に変換して外部データ信号ＤＱを外部と入出力する。

図５は、図４におけるインターフェースチップ２１０の詳細な構成を示したブロック図である。
インターフェースチップ２１０は、上述の第１の実施形態におけるインターフェースチップ１１０と、以下の点で相違する。

まず、インターフェースチップ２１０は、バンク０〜３に対応するコマンドデコーダ１１３ａ〜ｄを備える。
コマンドデコーダ１１３ａ〜ｄは、信号線１５２から入力されるコマンドアドレス信号（Command Address）に応じて、信号線１２１ｂ〜１２１ｅを介して、内部コマンドアドレス信号ＣＡｄ０〜３をバンク０〜３に対して出力し、各バンクの制御を行う。例えば、コマンドデコーダ１１３ａは、バンク０（専用メモリ２０１，２０２）をページ(バースト)動作モードに、コマンドデコーダ１１３ｂ〜ｄは、他のバンク１〜３を、消費電流の少ないスタンバイモード（消費電流ＩＤＤ２モード）、或いはＲＡＳＢ ＬＯＷスタンバイモード（消費電流ＩＤＤ３モード）に設定する制御を行う。

次に、インターフェースチップ２１０は、ＥＣＣ回路１１５を備える。ここでＥＣＣ（Error Correcting Code）とは、誤り訂正符号のことで、メモリからデータを読み出す際、データの誤りを訂正するために、本来のデータとは別に付加される冗長なデータのことである。
ＥＣＣ回路１１５は、書き込み動作において、信号線１３３を介してコマンドデコーダ１１３から入力される誤り訂正開始信号に応じて、シリアル変換部１１４ｂから入力される記憶すべきデータに、ＥＣＣビットデータ（パリティビット）を付加して、信号線１２３を介してデータ信号ＤＱｄを専用メモリに対し出力する。また、読み出し動作においては、誤り訂正開始信号に応じて、専用メモリから信号線１２３を介して入力される書込まれたデータと付加したＥＣＣビットデータを処理することにより、誤っているデータビットを検知、訂正し、パラレル変換部１１４ａに対して出力する。

また、インターフェースチップ２１０は、バス幅切り替え部１１６を備える。上述の通り、バンク０〜３は、ビット幅として１２８ビットを有し、それぞれが、独立にコマンドデコーダ１１３ａ〜ｄにより制御される。バンクの連続読み出し動作において、例えば４バンクから随時データが読み出されることもあるので、その時、信号線１２３を介して出力されるデータ信号ＤＱｄに生ずるギャップを調整するため、バス幅切り替え部１１６は、上述のパラレル変換部１１４ａに入力されるデータビット数を調整する。なお、バス幅切り替え部１１６は、専用メモリ２０１〜２０８が縮約テストモード設定可能な場合においては、例えば上述の１２８ビットの出力データを縮約し、各バンクを各データ信号ＤＱｄに割り当て、変換部１１４ａに対して出力する構成としてもよい。

上述の構成により、インターフェースチップ２１０は半導体メモリモジュール２００の外部から供給された第１のクロック信号（外部クロックＣｌｏｃｋ）及び第１のコマンドアドレス信号（コマンドアドレス信号Command Address）に応じて、第２のクロック信号（内部クロックＣＬＫｄ）及び第２のコマンドアドレス信号（内部コマンドアドレス信号ＣＡｄ０〜３）をコマンドデコーダ１１３ａ〜ｄにおいて生成し、信号線１２１ａ〜ｄを介してバンク０〜３へ独立に供給する。これにより、各バンク０〜３は、内部クロックＣＬＫｄに同期して、各内部コマンドアドレス信号ＣＡｄ０〜３により、アドレス及びコマンドを取り込み、コマンドに応じた動作を行う。また、書き込みまたは読み出しコマンドが入力される場合において、内部クロックＣＬＫｄに同期して、インターフェースチップ１１０の間でデータ（データ信号ＤＱｄ）のやり取りを、信号線１２３を介して行う。

インターフェースチップ２１０は、パラレルシリアル変換回路１１４（パラレル変換部１１４ａ及びシリアル変換部１１４ｂ）により、読み出し動作においては、ＥＣＣ回路１１５から入出力されたデータを、信号線１５３のバス幅に合わし、信号線１５３を介して外部データ信号ＤＱとして外部へ入出力する。

このように、本発明の半導体メモリモジュール（半導体メモリモジュール２００）は、複数の半導体メモリ（専用メモリ２０１〜２０８）とインターフェースチップ（インターフェースチップ２１０）とを有し、外部との間で第１のデータ（外部データ信号ＤＱ）を入出力する半導体メモリモジュールであって、インターフェースチップは、読み出し又は書き込みコマンドに応じた動作の際に、外部から入力される第１のクロック（外部クロックＣｌｏｃｋ）に同期した第２のクロック（内部クロックＣＬＫｄ）を生成して複数の半導体メモリに供給し、複数の半導体メモリとの間で第１のデータのビット幅が変更された第２のデータ（データ信号ＤＱｄ）を入出力することを特徴とする半導体メモリモジュールである。

また、インターフェースチップ（インターフェースチップ２１０）は、第１のクロック（外部クロックＣｌｏｃｋ）に同期した低周波数の第２のクロック（内部クロックＣＬＫｄ）を生成する分周回路（ギアロジック１１２）と、第１のデータ（外部データ信号ＤＱのビット幅を変換して第２のデータ（データ信号ＤＱｄ）を生成するパラレルシリアル変換回路（パラレル変換部１１４ａ及びシリアル変換部１１４ｂ）と、を備えることを特徴とする。

また、複数の半導体メモリ（専用メモリ２０１〜２０８）は、複数のバンク（バンク０〜３）で構成され、バンクは入力されるコマンドアドレス信号（コマンドアドレス信号Command Address）に応じて、独立に動作することを特徴とする。
また、インターフェースチップ（インターフェースチップ２１０）は、誤り訂正回路（ＥＣＣ１１５）を更に有し、誤り訂正回路は、複数のメモリ（専用メモリ２０１〜２０８）から入力される第２のデータ（データ信号ＤＱｄ）の誤りを訂正し、訂正後のデータを第２のデータ（データ信号ＤＱｄ）として、パラレルシリアル変換回路（パラレルシリアル変換回路１１４）へ出力することを特徴とする。
また、半導体メモリモジュール（半導体メモリモジュール２００）は、昇圧電圧発生チップ（昇圧電圧発生チップ２０９）を更に有し、昇圧電圧発生チップは、複数の半導体メモリへ昇圧電圧を供給することを特徴とする。

これにより、半導体メモリモジュール２００は、上述の効果を維持しつつ、更に以下の効果を奏する。
すなわち、半導体メモリモジュール２００は、４バンクを有し、それぞれのバンクがコマンドデコーダ１１３ａ〜ｄにより動作を制御される。このため、全チップが同じ動作モードに入らないため、さらに半導体メモリモジュールの消費電流を低減できる。
また、各バンクを構成する半導体メモリは、昇圧電源回路を備える必要がなくなる。例えば、先に用いた図３に示すＤＤＲ２の回路占有率をもとに考えると、更に図中の電源回路部分が削減できるので、先に述べたＤＬＬやパラレルシリアル変換回路部分とあわせて、専用メモリのチップサイズを、従来のＤＤＲ２に比べて約３割削減できる効果を奏する。

１００，２００，３００…半導体メモリモジュール、
１０１，３０１…半導体メモリ、２０１，２０２，２０３，２０４，２０５，２０６，２０７…専用メモリ、
１１０，２１０…インターフェースチップ、
１１１…クロック信号同期回路、１１２…ギアロジック、
１１３，１１３ａ，１１３ｂ…コマンドデコーダ、１１４…パラレルシリアル変換回路、１１５…ＥＣＣ回路、１１６…バス幅切り替え部、
２０９…昇圧電圧発生チップ、
１４１…電源線、１２０，１２１，１２１ａ，１２１ｂ，１２３，１３１，１３２，１３３，３２１，３２３，１５１，１５２，１５３…信号線、Ｃｌｏｃｋ…外部クロック、Command Address…コマンドアドレス信号、ＤＱ…外部データ信号、ＣＬＫｉ…クロック、ＣＬＫｄ…内部クロック、ＣＡｄ，ＣＡｄ０…内部コマンドアドレス信号、ＤＱｄ…データ信号

Claims (5)

1. 複数の半導体メモリとインターフェースチップとを有し、外部との間で第１のデータを入出力する半導体メモリモジュールであって、前記インターフェースチップは、読み出し又は書き込みコマンドに応じた動作の際に、外部から入力される第１のクロックに同期した第２のクロックを生成して前記複数の半導体メモリに供給し、前記複数の半導体メモリとの間で前記第１のデータのビット幅が変更された第２のデータを入出力することを特徴とする半導体メモリモジュール。
2. 前記インターフェースチップは、前記第１のクロックに同期した低周波数の第２のクロックを生成する分周回路と、前記第１のデータのビット幅を変換して前記第２のデータを生成するパラレルシリアル変換回路と、を備えることを特徴とする請求項１記載の半導体メモリモジュール。
3. 前記複数の半導体メモリは、複数のバンクで構成され、入力される前記第２のクロック及び外部から入力されるコマンドアドレス信号に応じて、独立に動作することを特徴とする請求項１または請求項２記載の半導体メモリモジュール。
4. 前記インターフェースチップは、誤り訂正回路を更に有し、前記誤り訂正回路は、前記複数のメモリから入力される前記第２のデータの誤りを訂正し、訂正後のデータを前記第２のデータとして、前記パラレルシリアル変換回路へ出力することを特徴とする請求項２乃至請求項３記載の半導体メモリモジュール。
5. 昇圧電圧発生チップを更に有し、前記昇圧電圧発生チップは、前記複数の半導体メモリへ昇圧電圧を供給することを特徴とする請求項１乃至請求項４記載の半導体メモリモジュール。

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