JP5456997B2 - 半導体装置および情報処理システム - Google Patents
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Description
tRF_min=(tRFC_min−tRC)/(バンク数−1) (1)
この図19(a)のような方式を用いると、図20(a)の[CaseA]に示すように、リフレッシュ動作に伴う電流を平均化することができ、[CaseB]と比較して、ピーク電流などを大きく低減できる。これにより、電源電圧は、図20(b)の[CaseA]に示すように、[CaseB]と比較して揺れが小さくなり、電源ノイズが低減可能となる。
図1は、本発明の実施の形態1による半導体装置において、その構成の一例を示すものであり、(a)は全体ブロック図、(b)は(a)のメモリバンク内の構成例を示す回路図である。図1(a)の半導体装置(半導体チップ、半導体IC)CP_Dは、1個の半導体チップ上に形成された例えばDRAMチップとなっている。半導体装置CP_Dは、複数(ここでは8個)のメモリバンクMBK0〜MBK7と、リフレッシュ制御回路REF_CTLを含んでいる。REF_CTLは、例えば、外部からオートリフレッシュコマンドREFが入力された場合や、セルフリフレッシュ時に内部でREFを生成する際、MBK0〜MBK7に対して、それぞれ、リフレッシュ信号REFS0〜REFS7を出力する。
(tRF_1=tRF_7)>(tRF_2=tRF_6)>(tRF_3=tRF_5)>tRF_4 (2)
式(2)は、言い換えれば、MBKの数をNとし、そのI番目と(I+1)番目に行われるリフレッシュ動作の時間間隔をT(I)とすると、「T(I)=T(N−I)、かつI≦N/2でT(I)<T(I−1)」が成り立つ関係となっている。なお、図2における期間“tRFC_min”は、REFコマンドの発行(即ち全バンクに対するリフレッシュ動作の開始)から次のREFコマンドを発行するまでに最低限確保する必要がある期間であり、一般的に仕様で定められている期間である。したがって、図2に示すように、式(2)の関係でタイミングをずらしつつも、tRFC_min以内にMBK0〜MBK7のリフレッシュ動作が終わるようにする必要がある。
図7は、本発明の実施の形態2による半導体装置において、図1のリフレッシュ制御回路REF_CTLの主要部の構成例を示す回路図である。図7に示すリフレッシュ制御回路REF_CTL4は、前述した図5のリフレッシュ制御回路REF_CTL2における遅延回路DLY21〜DLY27が可変遅延回路VDLY21〜VDLY27に変更されたことが主要な特徴となっている。それ以外の構成に関しては、図5と同様であるため詳細な説明は省略する。VDLY21〜VDLY27は、それぞれ、選択信号S21〜S27に応じて任意の遅延時間を設定可能な回路となっている。
前述した実施の形態1では、図2のようにリフレッシュタイミングをずらし、正弦波状の電流波形を生成することで電源ノイズの低減を図ったが、この方式は、リフレッシュ動作に限らず、様々な場面に適用可能である。すなわち、本来、複数の回路部の同時動作によって一斉に電流が流れるような場面において、各回路部の動作タイミングを電流波形が正弦波に近づくようにずらすことで、電源ノイズ低減効果が得られる。そこで、本実施の形態3では、この各種場面の一例を挙げる。
(tjob_1=tjob_7)>(tjob_2=tjob_6)>(tjob_3=tjob_5)>tjob_4 (3)
図10は、本発明の実施の形態3による半導体装置において、その構成例を示すブロック図である。図10に示す半導体装置CPは、1個の半導体チップ内に例えば8個の回路部CR0〜CR7を含み、更に、クロック信号制御回路CK_CTLを備えた構成となっている。CR0〜CR7のそれぞれは、特に限定はされないが、例えば、プロセッサなどである。CK_CTLは、CR0〜CR7に対してそれぞれクロック信号CK0〜CK7を供給し、これによってマルチプロセッサ動作などを行わせる。
本実施の形態4では、実施の形態3で述べた図9の動作例を変形した動作例について説明する。図18は、本発明の実施の形態4による半導体装置または情報処理システムにおいて、その基本概念を示すものであり、(a)はその動作例を示す説明図、(b)は(a)を用いた場合の電源電流波形の一例を示す波形図である。
tjob_1>tjob_2>tjob_3>tjob_4 (4)
このような動作例を用いると、図18(b)に示すように正弦波における1/4に該当する電流波形を生成可能となる。ただし、この場合、電源電流波形が立ち下がる際に、高調波成分が発生してしまうが、ある程度の電源ノイズ低減効果は得られる。
CP 半導体チップ
REFS リフレッシュ信号
REF_CTL リフレッシュ制御回路
WL ワード線
BL ビット線
WD ワードドライバ回路
MC メモリセル
MT トランジスタ
Cs 容量
SA センスアンプ回路
PC プリチャージ回路
SEL セレクタ回路
S 選択信号
OR 論理和回路
REFC 共通リフレッシュ信号
CLK クロック信号
FF フリップフロップ回路
DLY 遅延回路
CUNT カウンタ回路
CMP 比較回路
SR SRフリップフロップ回路
VDLY 可変遅延回路
CR 回路部
CK_CTL クロック信号制御回路
PCB 配線基板
CIC 制御IC
MM DRAMモジュール
BIC バッファIC
PN 外部端子
IPN 内部端子
PBD パッケージ基板
UN 処理ユニット
PON 電源電圧
Claims (17)
- 複数の回路ブロックと、
前記複数の回路ブロックが回路動作を行う際の開始タイミングを制御する制御回路とを備え、
前記制御回路は、前記複数の回路ブロックが電源電流を多く消費する回路動作を一定期間内に並列に行う際に、前記開始タイミングを前記複数の回路ブロック毎に調整することで電源電流波形が正弦波的な山型の波形となるように制御することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数の回路ブロックによって並列に行われる回路動作の個数をNとし、I番目とI+1番目に行われる回路動作の時間間隔をT(I)とすると、
前記時間間隔T(I)は、
T(I)=T(N−I) かつ I=N/2以下で、T(I)<T(I−1)
を満たすことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数の回路ブロックによって並列に行われる回路動作は、それぞれ同一種類の動作であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数の回路ブロックと前記制御回路は、同一の半導体チップ上に形成されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数の回路ブロックと前記制御回路は、複数の半導体チップ上に形成され、同一のパッケージ内に搭載されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数の回路ブロックのそれぞれは、同一の半導体チップ上に形成されたDRAMメモリバンクであり、
前記複数のDRAMメモリバンクによって並列に行われる回路動作は、リフレッシュ動作であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数の回路ブロックのそれぞれは、同一のモジュール配線基板上に搭載されたDRAMチップであり、
前記複数のDRAMチップによって並列に行われる回路動作は、リフレッシュ動作であり、
前記制御回路は、前記モジュール配線基板上に搭載されたバッファICによって実現されることを特徴とする半導体装置。 - 複数の半導体装置と、
前記複数の半導体装置が装置動作を行う際の開始タイミングを制御する制御装置とを備え、
前記制御装置は、前記複数の半導体装置が電源電流を多く消費する装置動作を一定期間内に並列に行う際に、前記開始タイミングを前記複数の半導体装置毎に調整することで電源電流波形が正弦波的な山型の波形となるように制御することを特徴とする情報処理システム。 - 請求項8記載の情報処理システムにおいて、
前記複数の半導体装置によって並列に行われる装置動作の個数をNとし、I番目とI+1番目に行われる装置動作の時間間隔をT(I)とすると、
前記時間間隔T(I)は、
T(I)=T(N−I) かつ I=N/2以下で、T(I)<T(I−1)
を満たすことを特徴とする情報処理システム。 - 請求項8記載の情報処理システムにおいて、
前記複数の半導体装置および前記制御装置は、配線基板上に実装されていることを特徴とする情報処理システム。 - 請求項8記載の情報処理システムにおいて、
前記複数の半導体装置のそれぞれは、同一の配線基板上に実装されたDRAMチップであり、
前記複数のDRAMチップによって並列に行われる装置動作は、リフレッシュ動作であることを特徴とする情報処理システム。 - 請求項8記載の情報処理システムにおいて、
前記複数の半導体装置のそれぞれは、同一の配線基板上に実装されたDRAMモジュールであり、
前記複数のDRAMモジュールによって並列に行われる装置動作は、リフレッシュ動作であることを特徴とする情報処理システム。 - それぞれが複数のワード線、複数のビット線、および前記複数のワード線と前記複数のビット線の交点に配置される複数のDRAMメモリセルを含んだ複数のメモリバンクと、
前記複数のメモリバンクのリフレッシュ動作を制御するリフレッシュ制御回路とを備え、
前記複数のメモリバンクのそれぞれは、自身に対応するリフレッシュ信号をトリガとして自身のメモリバンク内の所定のワード線の活性化および/または非活性化を行い、
前記リフレッシュ制御回路は、外部からのコマンド入力または内部でのコマンド生成に応じて生成された共通リフレッシュ信号を受け、前記共通リフレッシュ信号を前記複数のメモリバンク毎に異なるタイミングでずらすことで前記複数のメモリバンク毎にタイミングが異なる前記リフレッシュ信号を生成し、この際に、前記リフレッシュ信号のタイミングを、前記リフレッシュ動作に伴う電源電流波形が正弦波的な山型の波形となるように調整することを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記複数のメモリバンクの個数をNとし、I番目とI+1番目にそれぞれ異なるメモリバンクに向けて生成される前記リフレッシュ信号のタイミング間隔をT(I)とすると、
前記タイミング間隔T(I)は、
T(I)=T(N−I) かつ I=N/2以下で、T(I)<T(I−1)
を満たすことを特徴とする半導体装置。 - 請求項14記載の半導体装置において、
前記リフレッシュ制御回路は、前記共通リフレッシュ信号を、シリアル接続によって順次遅延させる複数の遅延回路を含み、
前記リフレッシュ信号のタイミングは、前記複数の遅延回路の遅延時間を用いて生成されることを特徴とする半導体装置。 - 請求項15記載の半導体装置において、
前記複数の遅延回路は、クロック信号に応じてシフト動作を行うフリップフロップ回路を含み、
前記リフレッシュ信号のタイミングは、前記フリップフロップ回路の段数および/または伝播遅延時間を用いて生成されることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記リフレッシュ制御回路は、前記共通リフレッシュ信号をシリアル接続によって順次遅延させると共に、設定によってそれぞれの遅延時間を変更可能な複数の可変遅延回路を含むことを特徴とする半導体装置。
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