CN1577612A - 半导体存储装置和用于高频操作的模块 - Google Patents

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Abstract

本发明涉及一种双数据速率同步半导体存储装置，尤其涉及一种用于使用自由运行时钟来输入和输出数据并且将表示数据的开始的前同步码插入到输出数据中的同步半导体存储装置。本发明的半导体存储装置响应从外部输入的预定时钟信号而从所述存储装置的外部接收数据读命令，并且响应该时钟信号而输出包括前同步码的数据。

Description

半导体存储装置和用于高频操作的模块
技术领域
本发明涉及一种双数据速率同步半导体存储装置，尤其涉及一种用于使用自由运行(free-running)时钟来输入和输出数据并且将通知数据的开始的前同步码插入到输出数据中的同步半导体存储装置。
背景技术
通常说来，同步半导体存储装置与外部系统时钟同步接收和输出数据。同步半导体存储装置分为单数据速率同步半导体存储装置(下文中称为SDRSDRAM)和双数据速率同步半导体存储装置(下文中称为DDR SDRAM)。
SDR SDRAM与上升边缘或下降边缘同步操作，而DDR SDRAM既与上升边缘同步操作又与下降边缘同步操作。因此，对于同样的系统时钟，DDRSDRAM的操作频率为SDR SDRAM的两倍。由于DDR SDRAM高频传送数据，因此使用数据选通信号DS来锁存(latch)这样的高频数据。
当输出数据时，由数据源生成数据选通信号DS。也就是说，当将数据从主装置(master)如芯片组(chipset)或集线器(hub)输入到DDR SDRAM时，由主装置生成数据选通信号DS，并将其随同数据一起输入到DDR SDRAM。反之，当从DDR SDRAM输出数据时，在DDR SDRAM中生成数据选通信号DS，并将其随同数据一起输出到主装置。接收数据的一方通过数据选通信号DS识别数据的输入。也就是说，数据选通信号DS扮演用于半导体存储装置的同步时钟的角色以识别数据。
在从数据源输出数据之前，这样的数据选通信号DS保持高阻抗状态(在高电平和低电平之间)。在从输出数据时起一个周期之前将数据选通信号DS改变为低电平。根据数据窗的变化来切换(toggle)数据选通信号DS。完整输出数据后，数据选通信号DS回到高阻抗状态。
图1说明了使用数据选通信号的传统半导体存储装置接收和输出数据。参照图1，传统半导体存储装置响应外部输入系统时钟CLK而从主装置接收命令/地址信号CA，并且使用数据源生成的数据选通信号DS从主装置接收数据DQ并向主装置输出数据DQ。
图2为当将数据输入到图1所示的所述传统半导体存储装置时，即图1所示的传统半导体存储装置接收写命令Write时的信号时间图。图3为当图1所示的传统半导体存储装置接收读命令Read时的信号时间图。
如图2和3所示，当传统半导体存储装置接收写命令Write时，该传统半导体存储装置与从主装置输入的数据选通信号DS的中心同步地接收数据Q0-Q3。当传统半导体存储装置接收读命令Read时，该传统半导体存储装置输出由该半导体存储装置生成的数据选通信号DS以及与该数据选通信号DS的边缘同步的数据Q0-Q3。然而，由于当接收和输出数据时，这样的传统半导体存储装置没有足够的初始化(setup)和保持的时间余量(time margin)，因此限制了存储器要具备高速度所需的数据输入/输出操作。
图4说明了包括图1所示的传统半导体存储装置的存储模块，特别地，适合占位(stub)总线或点到点(point-to-point)总线的结构的存储模块的实施例。
这里，占位总线或点到点总线的结构为这样的结构，即存储模块500和504中包括的存储器502和506以用于存储模块间通信的连接结构通过点到点连接到板上的连接线508，如图5A所示。另一方面，图5B所示的短回路通过(short-loop-through)(SLT)总线结构为这样的结构，即存储模块510和514间的连接线518经由存储模块510和514的存储器512和516连接。通常说来，占位总线不适合667兆赫兹或更高的高频操作。相反地，SLT总线为适合667兆赫兹或更高的高频操作的总线结构。
参照图4，传统的存储模块400包括多个存储器100以及寄存器/PLL402，寄存器/PLL402用于给存储器100提供系统时钟CLKm以及外部输入命令/地址信号Cam，并具有用于使信号同步的PLL电路。用于输入和输出数据DQ的数据线以及用于输入和输出数据选通信号DS的信号线连接到存储器100。然而，由于提供给存储器100的系统时钟CLKm的路径(path)以及数据选通信号DS的路径设为彼此不同，并且数据选通信号单独连接到每个存储器100，因此，数据选通信号DS的路径相对较短。另一方面，系统时钟CLKm具有相对较长的路径，将系统时钟CLKm通过其从接近该寄存器/PLL402的存储器406和408提供到远离该寄存器/PLL402的存储器404和410。因此，如果操作频率增加，提供到存储模块的存储器的系统时钟的时间延迟可造成时滞(time skew)。
发明内容
因此，本发明旨在基本避免由相关技术的限制和缺点造成的一个或多个问题的半导体存储装置。
为了克服上述问题，本发明的一个目的为提供一种用于与自由运行时钟而非数据选通信号同步地接收和输出数据的半导体存储装置，其中，输出数据包括通知数据的开始的前同步码。本发明还提出了一种使用该半导体存储装置的存储器模块。
根据本发明，提出了一种半导体存储装置，其响应预定的外部输入时钟信号而接收外部输入的数据读命令和外部输入的地址信号，并且响应该时钟信号而输出包括前同步码的数据。
一方面，本发明旨在一种半导体存储装置，其接收外部输入的时钟信号，响应该外部时钟信号而接收外部输入数据读命令，并且响应该时钟信号而输出包括前同步码的数据，其中，前同步码被添加到输出数据的头部，并且表示数据的开始。
在一个实施例中，添加到每个通过数据线输出的数据的前同步码具有相同的电平。在一个实施例中，前同步码的电平为高电平。或者，前同步码的电平为低电平。
在一个实施例中，添加到通过多条数据线中的相邻数据线输出的数据的前同步码具有不同的电平。
在一个实施例中，如果数据包括来自于外部的前同步码，则该半导体存储装置检测输入数据单元中包括的前同步码，以锁存输入数据。
该半导体存储装置还可以包括：控制逻辑，用于响应时钟信号而生成多个内部时钟信号，与该内部时钟信号同步地接收外部输入命令/地址信号，并输出地址信号以输入和输出数据和预定控制信号；存储单元，用于响应地址信号和控制信号而存储数据，或锁存并输出已存储的数据；以及数据输入/输出单元，用于响应控制信号和一个时钟信号而将前同步码添加到从存储单元输出的数据并输出带有所添加的前同步码的数据，并且在存储单元中存储所接收的数据。
在一个实施例中，时钟信号包括彼此不同的第一时钟信号和第二时钟信号，响应该第一时钟信号而生成用于使命令/地址信号同步的第一内部时钟信号，响应该第二时钟信号和控制信号而生成作为用于输入/输出数据的同步信号的第二内部时钟信号和第三内部时钟信号。数据输入/输出单元包括用于将前同步码添加到输出数据的前同步码生成器。数据输入/输出单元还包括用于检测前同步码并锁存输入数据的前同步码检测器。
另一方面，本发明旨在一种半导体存储装置，其包括：存储单元，用于存储数据；内部时钟生成器，用于响应外部输入的第一时钟信号而生成第一内部时钟信号，并响应预定的控制信号和外部输入的第二时钟信号而生成第二内部时钟信号或第三内部时钟信号；命令/地址输入单元，用于与第一内部时钟信号同步地将外部输入的命令/地址信号传送到半导体存储装置的内部；控制器，用于响应命令/地址信号而输出多个控制信号和地址信号，以便控制该半导体存储装置的操作；数据输入单元，用于与第二内部时钟信号同步地接收数据；数据输出单元，用于与第三内部时钟信号同步地输出包括前同步码的数据；以及数据处理单元，用于根据控制单元的控制信号，将通过数据输入单元输入的数据存储到存储单元中，或将数据从存储单元传送到数据输出单元，其中，前同步码被添加到输出数据的头部，并表示数据的开始。添加到每个通过数据线输出的数据的前同步码可具有相同的电平。在一个实施例中，前同步码的电平为高电平。或者，前同步码的电平为低电平。在一个实施例中，添加到通过多条数据线中的相邻数据线输出的数据的前同步码具有不同的电平。半导体存储装置可仅使用第一时钟信号生成第一到第三内部时钟信号。在一个实施例中，半导体存储装置仅使用第二时钟信号生成第一到第三内部时钟信号。在一个实施例中，如果数据包括来自外部的前同步码，则半导体存储装置检测输入数据单元中包括的前同步码，以锁存输入数据。数据输入单元还可包括：前同步码检测电路，用于锁存包括前同步码的输入数据；以及数据输入缓冲器，用于根据来自于前同步检测电路的前同步码检测信号，与第二内部时钟信号同步地将输入数据输入到数据输入单元。
另一方面，本发明旨在一种输入和输出包括前同步码的数据的半导体存储装置，该半导体存储装置包括：存储单元，用于通过多条数据线存储数据；内部时钟生成器，用于响应外部输入的第一时钟信号而生成内部命令/地址时钟信号，并响应预定的控制信号和外部输入的第二时钟信号而生成多个内部时钟信号；命令/地址输入单元，用于与内部命令/地址时钟信号同步地将外部输入的命令/地址信号传送到该半导体存储装置的内部；控制器，用于响应命令/地址信号而输出多个控制信号和地址信号以便控制该半导体存储装置的操作；数据输入单元，用于与多个内部时钟信号中的任意一个同步地接收包括前同步码的数据；数据输出单元，用于与多个内部时钟信号中的任意一个同步地输出包括前同步码的数据；以及数据处理单元，用于根据控制单元的控制信号，将通过数据输入单元输入的数据存储到存储单元中，或将数据从存储单元传送到数据输出单元。数据输出单元包括用于生成前同步码并将该前同步码添加到输出数据的前同步码生成器。
在一个实施例中，数据输入单元包括：前同步码检测器，用于检测输入数据的前同步码，并生成前同步码检测信号；时钟选择器，用来响应该前同步码检测信号而接收多个内部时钟信号，并选择输出多个内部时钟信号中的一个；以及数据输入缓冲器，用于与由时钟选择器所选择的内部时钟信号同步地接收输入数据。在一个实施例中，多个内部时钟信号彼此具有不同的相位。在一个实施例中，多个内部时钟信号具有45°的相位差。
另一方面，本发明旨在一种存储模块，其具有多个用来响应所输入的一个时钟信号而接收命令/地址信号并接收和输出数据的半导体存储装置，该存储模块包括：数据线，连接到多个半导体存储装置，并作为用于接收和输出数据的路径；命令/地址线，作为用于经由半导体存储装置传送命令/地址信号的路径；以及时钟线，作为用于给半导体存储装置提供时钟信号的路径。通过数据线输出的数据包括表示数据的开始的前同步码。
在一个实施例中，通过数据线输入的数据还包括表示数据的开始的前同步码。
在一个实施例中，时钟线独立地连接到多个半导体存储装置中的每一个。
在一个实施例中，时钟线经由多个半导体存储装置中每一个连接。
在一个实施例中，存储模块还包括具有锁相回路电路的寄存器电路。
在一个实施例中，存储模块具有占位总线结构。
在一个实施例中，存储模块具有短回路通过总线结构。
另一方面，本发明旨在一种存储模块，其具有多个用来响应外部输入的第一时钟信号而接收命令/地址信号并且响应第二时钟信号而接收和输出数据的半导体存储装置，该存储模块包括：数据线，连接到多个半导体存储装置，并作为用于接收和输出数据的路径；命令/地址线，作为用于经由半导体存储装置传送命令/地址信号的路径；第一时钟线，作为用于给半导体存储装置提供第一时钟信号的路径；以及第二时钟线，作为用于给半导体存储装置提供第二时钟信号的路径。通过数据线输出的数据包括表示数据的开始的前同步码。
在一个实施例中，通过数据线输入的数据还包括表示数据的开始的前同步码。
在一个实施例中，第一时钟线经由多个半导体存储装置中的每一个连接。
在一个实施例中，第二时钟线独立地连接到多个半导体存储装置中的每一个。
在一个实施例中，存储模块还包括具有锁相回路电路的寄存器电路。
在一个实施例中，存储模块具有占位总线结构。
在一个实施例中，存储模块具有短回路通过总线结构。
另一方面，本发明旨在一种具有多个半导体存储装置的存储模块，该存储模块包括：用于连接到存储模块外部的通道；集线器，其连接到通道，用于将时钟信号和通过通道从外部输入的命令/地址信号传送到半导体存储装置，并使得半导体存储装置能够从外部接收数据和向外部输出数据；数据线，连接到集线器和多个半导体存储装置，并作为用于传送数据的路径；命令/地址线，作为用于从集线器经由半导体存储装置传送命令/地址信号的路径；以及时钟线，用于给半导体存储装置提供时钟信号。通过通道输出到外部的数据包括表示数据的开始的前同步码。
在一个实施例中，通过通道输出到外部的数据还包括表示数据的开始的前同步码。
在一个实施例中，时钟线独立地连接到多个半导体存储装置中的每一个。
在一个实施例中，时钟线经由多个半导体存储装置中的每一个连接。
另一方面，本发明旨在一种具有多个半导体存储装置的存储模块，该存储模块包括：用于连接到存储模块外部的通道；集线器，其连接到通道，用于将第一时钟信号、第二时钟信号和通过通道输入的命令/地址信号传送到半导体存储装置，并使得半导体存储装置能够通过通道从外部接收数据和向外部输出数据；数据线，连接到集线器和多个半导体存储装置，并作为用于传送数据的路径；命令/地址线，作为用于从集线器经由半导体存储装置传送命令/地址信号的路径；第一时钟线，作为用于给半导体存储装置提供第一时钟信号的路径；以及第二时钟线，作为用于给半导体存储装置提供第二时钟信号的路径。通过通道输出到外部的数据包括表示数据的开始的前同步码。
在一个实施例中，通过通道输出到外部的数据还包括表示数据的开始的前同步码。
在一个实施例中，第一时钟线经由多个半导体存储装置中的每一个连接。
在一个实施例中，第二时钟线独立地连接到多个半导体存储装置中的每一个。
附图说明
通过对附图所示的本发明的优选实施例进行更详细地描述，本发明的前述和其他目的、特征以及优点将更为清晰，附图中，不同视图中的相同附图标记代表相同的部件。附图不必要按比例绘制，重点放在图解本发明的原理。
图1包含图解使用数据选通信号接收和输出数据的传统半导体存储装置的方框图。
图2为当图1所示的传统半导体存储装置接收写命令时的信号定时图。
图3为当图1所示的传统半导体存储装置接收读命令时的信号时间图。
图4图解了包括图1所示的传统半导体存储装置的存储模块。
图5A图解了存储模块之间的占位总线或点到点总线的结构。
图5B图解了存储模块之间的短回路通过总线的结构。
图6包含图解本发明与自由运行时钟同步地执行数据输入/输出操作的半导体存储装置的方框图。
图7为图解图6所示的半导体存储装置的实施例的详细的方框图。
图8为当本发明的半导体存储装置读取数据时的信号定时图。
图9A到9E图解了本发明中使用的前同步码的实施例。
图10A为当在本发明的半导体存储装置中写入不包括前同步码的数据时的信号定时图。
图10B为当在本发明的半导体存储装置中写入包括前同步码的数据时的信号定时图。
图11为图解本发明用于锁存包括前同步码的数据的数据输入单元的实施例的方框图。
图12图解了用于以图9E的形式锁存具有前同步码的数据的电路的实施例。
图13为图解选择用于在图12的电路图中检测前同步码并锁存数据的同步时钟的过程的定时图。
图14A图解了使用本发明的半导体存储装置的适合于占位总线或点到点总线结构的存储模块的实施例。
图14B图解了使用本发明的半导体存储装置的适合于短回路通过总线的结构的存储模块的实施例。
图15图解了使用本发明的半导体存储装置的存储模块的另一个实施例，即其中具有集线器的存储模块的另一个实施例。
图16A图解了图15的实施例中省略CA_CLK而使用Data_CLK的存储模块的实施例。
图16B图解了图15的实施例中省略Data_CLK而使用CA_CLK的存储模块的实施例。
具体实施方式
图6图解了本发明与自由运行时钟同步输入或输出数据的半导体存储装置。
参照图6，本发明的半导体存储装置600使用第一外部时钟信号CA_CLK接收外部命令/地址信号CA，并在施加数据写或读命令Write或Read时使用第二外部时钟信号Data_CLK执行数据DQ的输入/输出操作。
图7为图解图6所示的半导体存储装置的实施例的详细方框图。参照图7，命令/地址输入单元(CA输入单元)700与从内部时钟生成器702输入的预定内部时钟信号CAi_CLK同步地将外部命令/地址信号CA传送到半导体存储装置600之内。
内部时钟生成器702响应命令/地址时钟CA_CLK和外部数据时钟Data_CLK而生成多个内部时钟。更确切地说，内部时钟生成器702响应从外部施加的CA_CLK而生成内部命令/地址时钟CAi_CLK，并且响应Data_CLK信号而生成用于根据从控制器704输入的预定控制信号Ctrl输入数据的数据输入内部时钟Din_clk，或生成用于输出数据的数据输出内部时钟Dout_clk。也就是说，当从外部通过命令/地址输入单元700输入写命令Write时，内部时钟生成器702生成用于数据输入的Din_clk。当从外部通过命令/地址输入单元700输入读命令Read时，内部时钟生成器702生成用于数据输出的Dout_clk。Din_clk可为多个根据条件(输入数据包括前同步码)而具有不同相位的时钟信号
控制器704根据从命令/地址输入单元700输入的命令/地址信号CA生成用于控制存储装置的读或写操作的控制信号Ctrl和Ctrl2，并且将地址信号ADDR传送到存储单元712。控制器704包括用于设置和控制存储器的各种操作选项的模式寄存器。
数据处理单元710提供用于根据从控制器704输入的操作控制信号Ctrl2在存储单元712以及数据输入单元706和数据输出单元708两者之一之间输入和输出数据的路径。当输入包括有关CAS等待时间和脉冲(burst)数据长度BL的信息而不包括前同步码的数据时，数据处理单元710可以检测数据的开和结束。
当读取数据时，数据输出单元708与Dout_clk同步地将从数据处理单元710输入的数据传送到外部。图8为当本发明的半导体存储装置读取数据时的信号时间图。如图8所示，当读取数据时，本发明的半导体存储装置600与DAi_clk同步地从外部接收读命令Read、命令信号CA，并且与Dout_clk同步地将数据输出到外部。将表示数据的开始的前同步码部分Pre添加到数据的头部。为此，数据输出单元708包括生成表示数据的开始的前同步码以及将该前同步码添加到输出数据的头部的前同步码生成器(未示出)。
图9A到9E图解了根据本发明的前同步码的实施例。如图9A到9E所示，前同步码可通过各种方式来实现。
在一个例子中，可将同样电平的前同步码添加到通过所有数据线输出的数据的头部。也就是说，如图9A所示，将高电平的前同步码添加到通过所有数据线输出的数据的头部。同样，如图9B所示，将低电平的前同步码添加到通过所有数据线输出的数据的头部。
在另一个例子中，可将不同电平的前同步码添加到通过相邻数据线输出的数据的头部。也就是说，如图9C和9D所示，将数据线分为偶数数据线或奇数数据线，并且将不同电平的前同步码施加到每个数据线。同样，如图9E所示，将数据线分为4组，即第(4n)条线、第(4n+1)条线、第(4n+2)条线以及第(4n+3)条线，其中n＝0、1、2、……，并且施加每组电平不同的前同步码。
接收添加了前同步码的数据的装置需要用于检测前同步码并基本上锁存数据的电路。该电路的配置取决于前同步码的类型。
数据输入单元706与Din_clk信号同步地将从外部输入的数据传送到数据处理单元710。图10A为当在本发明的半导体存储装置中写入不包括的前同步码的数据时的信号时间图。如图10A所示，当写入数据时，本发明的半导体存储装置与CAi_clk信号同步地从外部接收作为命令信号CA的写命令Write，并且与Din_clk同步地从外部接收数据。在此情况下，可使用有关CAS等待时间CL和脉冲长度BL的信息找到数据的开始和结束。CAS等待时间CL定义为从命令输入到数据输入的时钟数。脉冲长度BL定义为输入数据的长度。作为参考，图10A所示的数据是CAS等待时间为2(CL＝2)而脉冲长度BL为4(BL＝4)的情况。然而，如果将前同步码添加到从外部输入的数据，则应当在半导体存储装置中实现用于锁存添加了前同步码的数据的电路。对于用于接收包括前同步码的数据的外部主装置与处理器是相同的。
图10B为当写入包括前同步码的数据时信号的时间图。图11为图解本发明用于锁存包括前同步码的数据的数据输入单元的实施例的方框图。如图11所示，用于锁存包括前同步码的数据的电路包括：前同步码检测器1100，用于检测从外部输入的数据DQ的前同步码并检测数据的开始；时钟选择器1102，用于选择适于锁存从内部时钟生成器702输入的具有不同相位的多个内部时钟信号PMP的输入数据的时钟信号PSEL；以及数据输入缓冲1104，用于与从选择器输入的时钟信号PSEL同步地锁存输入数据DQ。
图12图解了用于以图9E的形式锁存具有前同步码的数据的电路的实施例。图13为图解选择用于在图12的电路图中检测前同步码并锁存数据的同步时钟的过程的时间图。参照图12和图13，如果将图9E所示的前同步码施加到图12所示的前同步数据锁存电路的放大器1204和1206，则在图13所示的第一周期内，第一放大器1204的输出为高电平，并且该第一放大器1204和第二放大器1206的输出均为高电平。
如果在第一周期内第一放大器1204的输出为高电平，将该第一放大器1204设置为通过锁存电路1200为数据输入缓冲1104提供时钟。将具有不同相位的时钟信号P0到P315输入到前同步检测器1100中的触发器的时钟输入级CK。这里，输入的时钟信号P0到P315具有45°的相位差，如图12所示。
如果在第二周期内第二放大器1206的输出为高电平，则将高电平的信号输入到前同步检测器1100中的触发器的输入级。根据具有不同相位的时钟信号P0到P315依次输出信号Q0到Q315。参照图13，在第二周期内首先变为高电平的时钟信号为P225，并且前同步检测器1100首先通过接收此时钟信号P225的触发器输出信号Q225。
时钟选择器1102检测由前同步码检测器1100输入的第一个信号Q225的相位，选择相位领先该第一个信号Q22590°的时钟信号P135，并且将时钟信号P135施加到数据输入缓冲1104。数据输入缓冲1104与时钟信号PSEL＝P135同步地锁存输入数据DQ0到DQ3，并且将锁存的数据存储在存储单元712中。这里，当锁存数据时，选择相位领先为90°的时钟信号以在图13所示的数据有效时间的中心改变该时钟信号。
当完整地输入了数据时，脉冲结束(burst end)电路1202将表示数据结束的信号施加到锁存电路1200，并且锁存电路1200重置数据输入缓冲1104的触发器。
不仅在半导体存储装置中，而且在接收包括前同步码的数据的其他装置中，应当以同样的方式实现上述用于锁存前同步码的电路。可根据前同步码的类型来实现电路的配置。
在上述实施例中，输入两个分离的时钟信号CA_CLK和Data_CLK，以便接收命令/地址信号和来自外部的数据。然而，如果两个时钟信号CA_CLK和Data_CLK之间的相位差较小(小于或等于0.5tCK，其中，tCK为系统时钟的一个周期)，则有可能仅通过两个时钟信号中的任意一个来输入命令/地址信号以及接收和输出数据。这里，可以通过设置半导体存储装置的控制器704中包括的模式寄存器组(MRS)，来选择时钟信号中的任意一个。如上所述，当仅使用两个时钟信号中的一个时，在配置存储模块时，可以减少用于提供时钟信号的线的数目。特别地，由于在使用集线器配置存储模块时使用一个时钟信号，线数减少了，从而存储器模块的厚度减少很多。
图14A图解了使用本发明的半导体存储装置的适于占位总线或点到点总线结构的存储模块的实施例。图14B图解了使用本发明的半导体存储装置的适于短回路通过总线结构的存储模块的实施例。如图14A和图14B所示，将用于数据时钟Data_CLK的线排列，该数据时钟Data_CLK为取代用于存储模块1400上的每个存储器600的数据选通信号的自由运行时钟。在某些条件下，可在存储模块1400之外的芯片组上实现寄存器/PLL电路1402。在此情况下，可从存储模块1400中省略寄存器/PLL电路1402。当使用CA_CLK和Data_CLK中的任意一个时，可省略用于Data_CLK的线或用于CA_CLK的线。
图15图解了使用本发明的半导体存储装置的存储模块的另一个实施例，即其中具有集线器的存储模块的另一个实施例。如图15所示，使用通道CH将包括集线器1500的存储模块1502连接到外部，并且有可能仅通过连接到该通道的集线器1500同外部的通信。也就是说，所有存储模块1502上的半导体存储装置通过连接到通道CH的集线器1500接收各种时钟信号和来自于外部的数据，并且可以输出数据。
如上所述，由于包括集线器的存储模块通过该存储模块上的集线器同控制器或另一个存储模块通信，所以所有的线都连到该集线器。因此，取决于线数，存储模块的厚度可以更厚。在这种情况下，如上所述，可以通过仅使用CA_CLK和Data_CLK中的一个时钟信号，而减少存储模块中设置的线数，并减少存储模块的厚度。
图16A图解了省略CA_CLK而使用Data_CLK的存储模块的实施例。图16B图解了省略Data_CLK而使用CA_CLK的存储模块的实施例。如在图16A中图解的实施例所示，当仅使用Data_CLK时，可省略用于提供CA_CLK的两条线。当仅使用CA_CLK时，可省略用于提供Data_CLK的十条线。
对于本领域的技术人员来说，显然可以对本发明进行各种修改和变化。因此，有意使本发明覆盖这些修改和变化，只要其在所附权利要求及其等同物的范围中。
如上所述，即使在高频操作中，半导体存储装置也可以获得稳定的数据初始化和保持时间余量。当实现存储模块时，可避免由时间延迟所造成的时滞。当实现存储模块时，可以减少用于提供时钟信号的线的数目，使得可以大幅减少存储模块的厚度。
相关申请
本申请基于2003年7月21日提交的韩国专利申请No.2003-49770，以及2004年5月24日提交的韩国专利申请No.2004-36908的优先权，通过引用将其全部内容合并于此。

Claims (45)

1、一种半导体存储装置，其接收外部输入的时钟信号，响应该外部时钟信号而接收外部输入数据读命令，并且响应该时钟信号而输出包括前同步码的数据，其中，所述前同步码被添加到输出数据的头部，并且表示所述数据的开始。
2、如权利要求1所述的半导体存储装置，其中，添加到每个通过数据线输出的数据的所述前同步码具有相同的电平。
3、如权利要求2所述的半导体存储装置，其中，所述前同步码的电平为高电平。
4、如权利要求2所述的半导体存储装置，其中，所述前同步码的电平为低电平。
5、如权利要求1所述的半导体存储装置，其中，添加到通过多条数据线中的相邻数据线输出的数据的前同步码具有不同的电平。
6、如权利要求1所述的半导体存储装置，其中，如果数据包括来自于外部的前同步码，则所述半导体存储装置检测输入数据单元中包括的前同步码，以锁存输入数据。
7、如权利要求1所述的半导体存储装置，还包括：
控制逻辑，用于响应所述时钟信号而生成多个内部时钟信号，与该内部时钟信号同步地接收外部输入命令/地址信号，并输出地址信号以输入和输出数据和预定控制信号；
存储单元，用于响应地址信号和控制信号而存储数据，或锁存并输出已存储的数据；以及
数据输入/输出单元，用于响应所述控制信号和一个时钟信号而将所述前同步码添加到从所述存储单元输出的数据并输出带有所添加的前同步码的数据，并且在存储单元中存储所接收的数据。
8、如权利要求7所述的半导体存储装置，其中，所述时钟信号包括彼此不同的第一时钟信号和第二时钟信号，响应该第一时钟信号而生成用于使所述命令/地址信号同步的第一内部时钟信号，响应该第二时钟信号和所述控制信号而生成作为用于输入/输出数据的同步信号的第二内部时钟信号和第三内部时钟信号。
9、如权利要求7所述的半导体存储装置，其中，所述数据输入/输出单元包括用于将前同步码添加到所述输出数据的前同步码生成器。
10、如权利要求7所述的半导体存储装置，其中，所述数据输入/输出单元还包括用于检测前同步码并锁存输入数据的前同步码检测器。
11、一种半导体存储装置，包括：
存储单元，用于存储数据；
内部时钟生成器，用于响应外部输入的第一时钟信号而生成第一内部时钟信号，并响应预定的控制信号和外部输入的第二时钟信号而生成第二内部时钟信号或第三内部时钟信号；
命令/地址输入单元，用于与所述第一内部时钟信号同步地将外部输入的命令/地址信号传送到所述半导体存储装置的内部；
控制器，用于响应所述命令/地址信号而输出多个控制信号和地址信号，以便控制所述半导体存储装置的操作；
数据输入单元，用于与所述第二内部时钟信号同步地接收数据；
数据输出单元，用于与所述第三内部时钟信号同步地输出包括前同步码的数据；以及
数据处理单元，用于根据所述控制单元的控制信号，将通过所述数据输入单元输入的数据存储到存储单元中，或将数据从存储单元传送到所述数据输出单元，其中，所述前同步码被添加到所述输出数据的头部，并表示所述数据的开始。
12、如权利要求11所述的半导体存储装置，其中，添加到每个通过所述数据线输出的数据的所述前同步码具有相同的电平。
13、如权利要求11所述的半导体存储装置，其中，所述前同步码的电平为高电平。
14、如权利要求11所述的半导体存储装置，其中，所述前同步码的电平为低电平。
15、如权利要求11所述的半导体存储装置，其中，添加到通过多条数据线中的相邻数据线输出的数据的所述前同步码具有不同的电平。
16、如权利要求11所述的半导体存储装置，其中，所述半导体存储装置仅使用所述第一时钟信号生成第一到第三内部时钟信号。
17、如权利要求11所述的半导体存储装置，其中，所述半导体存储装置仅使用所述第二时钟信号生成第一到第三内部时钟信号。
18、如权利要求11所述的半导体存储装置，其中，如果数据包括来自外部的前同步码，则所述半导体存储装置检测输入数据单元中包括的前同步码，以锁存输入数据。
19、如权利要求18所述的半导体存储装置，其中，所述数据输入单元还包括：
前同步码检测电路，用于锁存包括前同步码的输入数据；以及
数据输入缓冲器，用于根据来自于所述前同步检测电路的前同步码检测信号，与所述第二内部时钟信号同步地将输入数据输入到所述数据输入单元。
20、一种输入和输出包括前同步码的数据的半导体存储装置，该半导体存储装置包括：
存储单元，用于通过多条数据线存储数据；
内部时钟生成器，用于响应外部输入的第一时钟信号而生成内部命令/地址时钟信号，并响应预定的控制信号和外部输入的第二时钟信号而生成多个内部时钟信号；
命令/地址输入单元，用于与所述内部命令/地址时钟信号同步地将外部输入的命令/地址信号传送到所述半导体存储装置的内部；
控制器，用于响应所述命令/地址信号而输出多个控制信号和地址信号以便控制所述半导体存储装置的操作；
数据输入单元，用于与所述多个内部时钟信号中的任意一个同步地接收包括前同步码的数据；
数据输出单元，用于与所述多个内部时钟信号中的任意一个同步地输出包括前同步码的数据；以及
数据处理单元，用于根据所述控制单元的控制信号，将通过所述数据输入单元输入的数据存储到存储单元中，或将所述数据从所述存储单元传送到所述数据输出单元，
其中，所述数据输出单元包括用于生成所述前同步码并将该前同步码添加到所述输出数据的前同步码生成器。
21、如权利要求20所述的半导体存储装置，其中，所述数据输入单元包括：
前同步码检测器，用于检测输入数据的前同步码，并生成前同步码检测信号；
时钟选择器，用来响应该前同步码检测信号而接收所述多个内部时钟信号，并选择输出所述多个内部时钟信号中的一个；以及
数据输入缓冲器，用于与由所述时钟选择器所选择的内部时钟信号同步地接收输入数据。
22、如权利要求21所述的半导体存储装置，其中，所述多个内部时钟信号具有彼此不同的相位。
23、如权利要求22所述的半导体存储装置，其中，所述多个内部时钟信号具有45°的相位差。
24、一种存储模块，其具有多个用来响应所输入的一个时钟信号而接收命令/地址信号并接收和输出数据的半导体存储装置，该存储模块包括：
数据线，连接到所述多个半导体存储装置，并作为用于接收和输出数据的路径；
命令/地址线，作为用于经由所述半导体存储装置传送所述命令/地址信号的路径；以及
时钟线，作为用于给所述半导体存储装置提供所述时钟信号的路径，
其中，通过数据线输出的数据包括表示所述数据的开始的前同步码。
25、如权利要求24所述的存储模块，其中，通过所述数据线输入的数据还包括表示所述数据的开始的前同步码。
26、如权利要求24所述的存储模块，其中，所述时钟线独立地连接到所述多个半导体存储装置中的每一个。
27、如权利要求24所述的存储模块，其中，所述时钟线经由所述多个半导体存储装置中每一个连接。
28、如权利要求24所述的存储模块，其中，所述存储模块还包括具有锁相回路电路的寄存器电路。
29、如权利要求24所述的存储模块，其中，所述存储模块具有占位总线结构。
30、如权利要求24所述的存储模块，其中，所述存储模块具有短回路通过总线结构。
31、一种存储模块，其具有多个用来响应外部输入的第一时钟信号而接收命令/地址信号并且响应第二时钟信号而接收和输出数据的半导体存储装置，该存储模块包括：
数据线，连接到多个半导体存储装置，并作为用于接收和输出数据的路径；
命令/地址线，作为用于经由所述半导体存储装置传送所述命令/地址信号的路径；
第一时钟线，作为用于给所述半导体存储装置提供所述第一时钟信号的路径；以及
第二时钟线，作为用于给所述半导体存储装置提供所述第二时钟信号的路径，
其中，通过数据线输出的数据包括表示所述数据的开始的前同步码。
32、如权利要求31所述的存储模块，其中，通过所述数据线输入的数据还包括表示所述数据的开始的前同步码。
33、如权利要求31所述的存储模块，其中，所述第一时钟线经由所述多个半导体存储装置中的每一个连接。
34、如权利要求31所述的存储模块，其中，所述第二时钟线独立地连接到所述多个半导体存储装置中的每一个。
35、如权利要求31所述的存储模块，其中，所述存储模块还包括具有锁相回路电路的寄存器电路。
36、如权利要求31所述的存储模块，其中，所述存储模块具有占位总线结构。
37、如权利要求31所述的存储模块，其中，所述存储模块具有短回路通过总线结构。
38、一种具有多个半导体存储装置的存储模块，该存储模块包括：
用于连接到所述存储模块外部的通道；
集线器，其连接到所述通道，用于将时钟信号和通过所述通道从外部输入的命令/地址信号传送到所述半导体存储装置，并使得所述半导体存储装置能够从外部接收数据和向外部输出数据；
数据线，连接到所述集线器和所述多个半导体存储装置，并作为用于传送数据的路径；
命令/地址线，作为用于从所述集线器经由所述半导体存储装置传送命令/地址信号的路径；以及
时钟线，用于给半导体存储装置提供所述时钟信号，
其中，通过所述通道输出到外部的数据包括表示所述数据的开始的前同步码。
39、如权利要求38所述的存储模块，其中，通过所述通道从外部输入的数据还包括表示所述数据的开始的前同步码。
40、如权利要求38所述的存储模块，其中，所述时钟线独立地连接到所述多个半导体存储装置中的每一个。
41、如权利要求38所述的存储模块，其中，所述时钟线经由所述多个半导体存储装置中的每一个连接。
42、一种具有多个半导体存储装置的存储模块，该存储模块包括：
用于连接到所述存储模块外部的通道；
集线器，其连接到所述通道，用于将第一时钟信号、第二时钟信号和通过所述通道输入的命令/地址信号传送到所述半导体存储装置，并使得所述半导体存储装置能够通过所述通道从外部接收数据和向外部输出数据；
数据线，连接到所述集线器和所述多个半导体存储装置，并作为用于传送数据的路径；
命令/地址线，作为用于从所述集线器经由所述半导体存储装置传送命令/地址信号的路径；
第一时钟线，作为用于给所述半导体存储装置提供所述第一时钟信号的路径；以及
第二时钟线，作为用于给所述半导体存储装置提供所述第二时钟信号的路径，
其中，通过所述通道输出到外部的数据包括表示所述数据的开始的前同步码。
43、如权利要求42所述的半导体存储装置，其中，通过所述通道从外部输入的数据还包括表示所述数据的开始的前同步码。
44、如权利要求42所述的半导体存储装置，其中，所述第一时钟线经由所述多个半导体存储装置中的每一个连接。
45、如权利要求42所述的半导体存储装置，其中，所述第二时钟线独立地连接到所述多个半导体存储装置中的每一个。
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