JP4943682B2 - 半導体メモリ - Google Patents

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Description

本発明は、外部クロックに同期してバースト出力可能な半導体メモリに関し、特に、バースト読み出しを一時的に停止する機能を備えた半導体メモリに関する。
半導体メモリには、電気的に書き換えが可能であり、電源を切った場合においても、記憶されたデータが消えないという不揮発性を有したフラッシュメモリがあり、フラッシュメモリは、記憶しているデータの保持に電池を必要としない。このため、近年、フラッシュメモリは、電子機器、特に、携帯電話機などの小型携帯機器の記憶装置に多用されている。
電子機器は、フラッシュメモリに記憶されたデータに基づいて各種データ処理を行っている。近年、このデータ処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の高速化は著しく、処理能力をクロック数で換算すると１ＧＨｚを遥かに超え、フラッシュメモリとＣＰＵ間のデータ転送速度が、システム全体の処理能力のボトルネックとなってきている。
このような状況に対応するため、フラッシュメモリに記憶されているデータを、高速に読み出す各種方式が考えられており、その一つに外部から入力されるクロックに同期してフラッシュメモリよりデータを連続して取り出すシンクロナスなバースト読み出しがある。
バースト読み出しは、読み出すべき一連のデータの先頭アドレスのみを指定し、それに続くアドレスは、クロックのみによりメモリ内部でインクリメント処理される。
したがって、読み出すべき一連のデータは、先頭アドレスに対して連続になっているという制約はあるが、その分、先頭アドレスで指定したデータの読み出し速度に対し、それに続くデータの読み出し速度を格段に速めることができるものである（例えば、特許文献１参照。）。
メモリ素子からデータを読み出すのに時間（アクセス時間）を要することから、バースト読み出しの開始（先頭アドレスの入力）から最初のメモリアクセスの完了までの待ち時間が発生する。このため、バースト読み出しの開始から最初のバーストデータの出力まで（メモリのアクセスタイムを含む、バースト読み出しに必要な時間）をクロックサイクルで表すファーストレイテンシを設定する必要がある。
また、フラッシュメモリには、アドレス境界（バウンダリ）と呼ばれるものがあり、アドレス境界はメモリセルアレイの構造と読み出しデータを制御するセンスアンプの構成に依存するものである。このアドレス境界をまたいで１度にメモリアクセスをすることができず、アドレス境界前とアドレス境界後に分けてメモリアクセスすることになる。
読み出すべき一連のデータの先頭アドレスによってアドレス境界前の有効データ（外部にバースト出力すべきデータ）の数が異なることから、アドレス境界前のメモリアクセスで読み出した有効データの出力に要する時間がメモリアクセスに要する時間（アクセス時間）よりも短くなることがあり、この場合、メモリアクセスに要する時間を待つためウェイトサイクルが発生する。なお、以下において、このウェイトサイクルを境界前ウェイトサイクルという。
なお、バースト読み出しでは、読み出し開始における最初のアドレス境界において発生する境界前ウェイトサイクルのサイクル数を制御する必要があるが、それ以降のアドレス境界においては、データを出力している期間に、次に出力するデータの読み出しが完了するため、境界前ウェイトサイクルが発生しないようになっている。
なお、バースト読み出しでは、読み出し開始における最初のアドレス境界において発生する境界前ウェイトサイクルのサイクル数を制御する必要があるが、それ以降のアドレス境界においては、データを出力している期間に、次に出力するデータの読み出しが完了するため、境界前ウェイトサイクルが発生しないようになっている。
フラッシュメモリには、バースト読み出しを一時的に停止させる機能があり、外部入力のアウトプットイネーブル信号ＯＥＢにより制御される。
通常、外部入力のアウトプットイネーブル信号ＯＥＢが「Ｌ」レベル（イネーブル）時にバースト読み出しが許可され、アウトプットイネーブル信号ＯＥＢが「Ｈ」レベル（ディセーブル）時にバースト読み出しが停止する。このアウトプットイネーブル信号ＯＥＢのディセーブル時（バースト読み出しの停止時）をサスペンドと呼び、再びバースト読み出しを許可することをレジュームと呼ぶ。
サスペンドはバースト読み出しの全てのタイミングで有効であり、バースト読み出しが可能な状態であれば、レジュームによってバースト出力が開始される。
図１は従来のフラッシュメモリの構成を示す図である。なお、従来例および後述する実施の形態においてはメモリアクセスがファーストレイテンシの１クロック前に完了する場合を対象とする。
入力バッファ１は、外部から入力されるチップイネーブル信号ＣＥＢ、アウトプットイネーブル信号ＯＥＢ、アドレスバリッド信号ＡＤＶＢ、外部クロック、および外部アドレス（例えば、Ａ０〜Ａ２２）を、波形成形等の処理を行い出力する。チップイネーブル信号ＣＥＢは、それが「Ｌ」レベル（ローレベル）になることによって、そのチップを動作状態にする信号である。アウトプットイネーブル信号ＯＥＢは、データの出力制御を行うためのものである。アドレスバリッド信号ＡＤＶＢは、その「Ｌ」レベルによって外部アドレス信号を有効とする。
ここで、入力バッファ１は、チップイネーブル信号ＣＥＢが「Ｌ」レベルにて入力されることにより、外部クロックや他の入力信号により生成された信号、例えば、内部クロックＣＬＫ、アドレスラッチ信号ＡＬＡＴ、アドレスＡＤ（例えば、Ａ０〜Ａ２２）、アウトプットイネーブル信号ＯＥＢ、およびクロックイネーブル信号ＣＬＫＥＮが内部に供給されることで、フラッシュメモリ内の後に説明する各回路が活性化される。
入力バッファ１は、外部クロックとほぼ同位相にて内部クロックＣＬＫを出力する。
入力バッファ１は、図２に一例が示される通り、アウトプットイネーブル信号ＯＥＢの立ち上がりに同期させて、クロックイネーブル信号ＣＬＫＥＮを立ち下げ、アウトプットイネーブル信号ＯＥＢの立ち下がった後の最初の内部クロックＣＬＫの立ち上がりに同期してクロックイネーブル信号ＣＬＫＥＮを立ち上げる。入力バッファ１は、このようにして生成したクロックイネーブル信号ＣＬＫＥＮを出力する。なお、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで内部クロックＣＬＫが有効、「Ｌ」レベルで内部クロックＣＬＫが無効である。
さらに、入力バッファ１は、図３に一例が示される通り、チップイネーブル信号ＣＥＢとアドレスバリッド信号ＡＤＶＢの何れか遅い方の立ち下がりに同期させて（図３の例では、遅い方のアドレスバリッド信号ＡＤＶＢの立ち下がりに同期させて）、アドレスラッチ信号ＡＬＡＴを立ち上げる（時刻ｔ１）。そして、入力バッファ１は、アドレスラッチ信号ＡＬＡＴの立ち上がった後の最初の内部クロックＣＬＫの立ち上がりに同期させてアドレスラッチ信号ＡＬＡＴを立ち下げ（時刻ｔ２）、「Ｈ」レベル（ハイレベル）の期間のあるパルスとしてアドレスラッチ信号ＡＬＡＴを出力する。
アドレスラッチ２は、入力バッファ１から入力されるアドレスＡＤを、入力バッファ１により出力されるアドレスラッチ信号ＡＬＡＴによりラッチする。
このアドレスラッチ２は、アドレスラッチ信号ＡＬＡＴが「Ｈ」レベルの期間において（時刻ｔ１〜時刻ｔ２）、入力されるアドレスＡＤをそのまま通過させて出力し、「Ｌ」レベルに遷移すると、その「Ｌ」レベルとなった時点（時刻ｔ２）において入力されていたアドレスＡＤをラッチして、ラッチアドレスＬＡＤとして出力する。
バースト制御部３は、アドレスラッチ２から入力されるラッチアドレスＬＡＤを先頭アドレス（スタートアドレス、開始アドレス）とし、先頭アドレス（Ａ０〜Ａ２２）の上位ビット（８ワード単位の読み出しを対象とする場合はＡ３〜Ａ２２）をバーストアドレスＢＡＤとして出力する。続いて、バースト制御部３は、バーストアドレスＢＡＤを、後述する通り、所定の計数タイミングにて内部クロックＣＬＫに同期して「１」インクリメントして新たなバーストアドレスＢＡＤとして出力する。また、バースト制御部３は、このバーストアドレスＢＡＤの変化を検出して後述する検出信号ＤＴを出力する。
また、バースト制御部３は、後述する通り、内部クロックＣＬＫに同期して、ページラッチ信号ＰＬ、ページコントロール信号ＰＣ、アウトプットコントロール信号ＯＰＣ、およびウェイト信号ＷＡＩＴを生成して出力し、さらに、初期時に設定されたアクセスのモード（バースト／ランダム）に応じて同期／非同期セレクト信号ＳＥＬを生成して出力する。
アドレス制御部４は、デコーダ５に対して、バーストアドレスＢＡＤとラッチアドレスＬＡＤとのいずれかを選択して、選択したアドレスをメモリアドレスＭＡＤとして出力する。
メモリセルアレイ６は、複数のメモリセル（メモリ素子）がマトリックス状に配置されて形成されている。メモリセル（メモリ素子）はＭ×Ｎ（Ｍ、Ｎは整数であり、従来例においては、Ｍは２、Ｎは８である）本の読み出し線毎にブロックに分割されており、このブロックをまたいで一度にアクセスすることができない。
デコーダ５は、アドレス制御部４から入力されたメモリアドレスＭＡＤをデコードし、メモリセルアレイ６において、このメモリアドレスＭＡＤ（バーストアドレスＢＡＤの場合）の示す番地のメモリセル（８ワード単位、１ワード＝１６ビット）を選択する。
センスアンプ７は、選択されたメモリセルから出力される情報を、読み出し線を介して入力され、所定の電圧レベルに増幅して、メモリデータＭＤとして出力する。
ＡＴＤ回路８は、入力されたパルス信号を所定の時間遅延させて出力するディレイ回路であり、検出信号ＤＴ（従来例および後述する実施の形態では、「Ｈレベル」のパルス）が入力されると、所定の時間遅延させてセンスアンプコントロール信号ＳＣ（「Ｈ」レベルのパルス）として出力する。この所定の時間とは、メモリセルアレイをアクセスするアドレスが入力され、センスアンプから出力されるメモリデータＭＤが安定するまでの時間、すなわちデコーダ５、メモリセルアレイ６、およびセンスアンプ７からなるメモリのアクセス時間である。
センスデータラッチ９は、センスアンプコントロール信号ＳＣの「Ｈ」レベルの期間において、センスアンプ７から入力されるメモリデータＭＤをそのまま通過させて出力し、「Ｌ」レベルに遷移すると、その「Ｌ」レベルとなった時点において入力されていたメモリデータＭＤをラッチして、センスラッチデータＳＬＤとして出力する。
ページラッチ１０は、内部クロックＣＬＫに非同期のセンスアンプコントロール信号ＳＣにてセンスデータラッチ９にラッチされ出力されているセンスラッチデータＳＬＤを、内部クロックＣＬＫに同期したページラッチ信号ＰＬによりラッチし、ページラッチデータＰＬＤとして出力する。ただし、ページラッチ１０はページラッチ信号ＰＬによりセンスデータラッチ９が出力するセンスラッチデータ（８ページ分のワードデータ）を同じタイミングで一括してラッチする。
ページセレクタ１１は、ページコントロール信号ＰＣにより、ページラッチ１０にラッチされている複数のワードデータ（複数のメモリデータからなる）を順次選択して、ページデータＰＤとして、出力ラッチ１２およびセレクタ１３の夫々へ出力する。
出力ラッチ１２は、内部クロックＣＬＫの立ち上がりエッジに同期させて、入力されるページデータＰＤをラッチする。
セレクタ１３は、出力ラッチ１２から入力されるページデータＰＤと、ページセレクタ１１から入力されるページデータＰＤとのいずれかを、同期／非同期信号ＳＥＬにより選択し、選択したページデータＰＤをデータ出力制御回路１４へ出力する。
ここで、セレクタ１３は、例えば、同期／非同期信号ＳＥＬが「Ｌ」レベルの場合（ランダム読み出しが設定されている場合）、メモリの読み出しを内部クロックＣＬＫに非同期にて行うため、ページセレクタ１１から入力するページデータＰＤを選択してデータ出力制御部１４へ出力し、同期／非同期信号ＳＥＬが「Ｈ」レベルの場合（バースト読み出しが設定されている場合）、メモリの読み出しを内部クロックＣＬＫに同期させて行うため、出力ラッチ１２から入力されるページデータＰＤを選択してデータ出力制御部１４へ出力する。
データ出力制御部１４は、入力されるページデータＰＤを外部に対して出力するか否かを、アウトプットコントロール信号ＯＰＣにより制御する。ここで、データ出力制御部１４は、アウトプットコントロール信号ＯＰＣが「Ｌ」レベルの場合、出力をハイインピーダンスとし、アウトプットコントロール信号ＯＰＣが「Ｈ」レベルの場合、セレクタ１３から出力されるページデータＰＤを、アウトプットデータＯＵＴとして出力端子へ出力する。
レディ出力制御部１５は、アウトプットコントロール信号ＯＰＣとウェイト信号ＷＡＩＴとの論理積をとってレディ信号ＲＤＹとして出力する。レディ信号ＲＤＹは「Ｈ」レベルの場合、有効なアウトプットデータＯＵＴが出力されていることを示し、「Ｌ」レベルの場合、有効でないアウトプットデータＯＵＴが出力されていることを示す。
図１のフラッシュメモリにおいては、メモリセルアレイ６からのデータの読み出しに対し、１６本の読み出し線毎に分割されたブロック（１６ワードデータ領域）の読み出し単位毎に８ワード分のセンスアンプ７が設けられ、アドレス境界（バウンダリ）として、１６ワード毎の境界（１６ワード境界）を有する構成となっている。
ここで、従来例および後述する実施の形態において、１６ワードデータ領域内において、８ワード単位で設けられたセンスアンプ７に対して、メモリセルから読み出されるメモリデータの出力の切り替えを、２ワード単位にて行うように構成されている。
この制御機能について図４を参照して説明する。図４はメモリセルアレイ６の各メモリセルからワードデータを読み出す読み出し線と、１６ワードの中から８ワード分の読み出し線をセンスアンプ７に接続するスイッチ機構１００と、センスアンプ７との接続関係を示す図である。
読み出し線「００００」〜「１１１１」の夫々は、１ワード分に対応した数の読み出し線群を有している。なお、説明の便宜上、読み出し線には、それが読み出すメモリセルのアドレスの下位４ビットの値を示す値（「００００」など）を付与している。
下位４ビットが「００００」〜「１１１１」に対応する１６ワード分の読み出し線は、「００００」および「０００１」と、「００１０」および「００１１」と、「０１００」および「０１０１」と、「０１１０」および「０１１１」と、「１０００」および「１００１」と、「１０１０」および「１０１１」と、「１１００」および「１１０１」と、「１１１０」および「１１１１」との８つのグループに分けられている。
また、センスアンプ７は８個のセンスアンプ７−０〜７−７を有し、センスアンプ７も、センスアンプ７−０およびセンスアンプ７−１と、センスアンプ７−２およびセンスアンプ７−３と、センスアンプ７−４およびセンスアンプ７−５と、センスアンプ７−６およびセンスアンプ７−７との４つのグループに分けられている。ここで、センスアンプ７−１〜７−７の夫々は、１ワード分に対応した数のセンスアンプ群を有している。
スイッチ機構１００は、４つのスイッチ１００−０〜１００−３により構成されており、スイッチ１００−０〜１００−３は、夫々、読み出し線デコーダ１１０から入力されるデータに応じて、センスアンプ７−０〜７−７に接続する読み出し線を選択する。
スイッチ１００−０は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の最下位ビット（「０」ビット目）が「０」の場合には「００００」および「０００１」の読み出し線を選択し、「１」の場合には「１０００」および「１００１」の読み出し線を選択する。
スイッチ１００−１は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の「１」ビット目が「０」の場合には「００１０」および「００１１」の読み出し線を選択し、「１」の場合には「１０１０」および「１０１１」の読み出し線を選択する。
スイッチ１００−２は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の「２」ビット目が「０」の場合には「０１００」および「０１０１」の読み出し線を選択し、「１」の場合には「１１００」および「１１０１」の読み出し線を選択する。
スイッチ１００−３は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の最上位ビット（「３」ビット目）が「０」の場合には「０１１０」および「０１１１」の読み出し線を選択し、「１」の場合には「１１１０」および「１１１１」の読み出し線を選択する。
読み出し線デコーダ１１０は、開始アドレスの下位４ビット（Ａ［３：０］）が「１０００」（８）〜「１１１１」（１５：Ｆ）の場合には、バースト読み出しの開始時には、処理切替フラグが「００」であることを検出して開始アドレスの下位４ビットを「１１１１」に変換して４ビットのデータＡＴ[３：０]としてスイッチ機構１００に対して出力するとともに、処理切替フラグを「１１」にする。それ以降、読み出し線デコーダ１１０は、バーストアドレスＢＡＤが変化するタイミングにおいて、順次、処理切替フラグが「１１」であることを検出してデータＡＴ[３：０]の各ビットを夫々反転し、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。
例えば、開始アドレスの下位４ビットが「１１００」のとき、読み出し線デコーダ１１０は、開始アドレスの下位４ビットの「１１００」を「１１１１」に変換し、変換後のデータ「１１１１」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は、データＡＴ[３：０]の「０」ビット目が「１」であるので、「１０００」および「１００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は、データＡＴ[３：０]の「１」ビット目が「１」であるので、「１０１０」および「１０１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は、データＡＴ[３：０]の「２」ビット目が「１」であるので、「１１００」および「１１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は、データＡＴ[３：０]の「３」ビット目が「１」であるので、「１１１０」および「１１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
それ以降、読み出し線デコーダ１１０は、データＡＴ[３：０]の各ビットを夫々反転して、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。
一方、読み出し線デコーダ１１０は、開始アドレスの下位４ビット（Ａ［３：０］）が「００００」（０）〜「０１１１」（７）の場合には、バースト読み出しの開始時には、処理切替フラグが「００」であることを検出して、開始アドレスの下位４ビットのアドレスを、図５のテーブルに従い変換して（図５の左の「ラッチアドレスＬＡＤの下位４ビット」から中央の「変換後の下位４ビット」へ変換）、変換後の４ビットのデータＡＴ[３：０]をスイッチ機構１００に対して出力するとともに、処理切替フラグを「０１」にする。続いて、読み出し線デコーダ１１０は、バーストアドレスが変化するタイミングにおいて、処理切替フラグが「０１」であることを検出して、変換後の４ビットのデータＡＴ[３：０]の各ビットを夫々反転し（図５の中央の「変換後の下位４ビット」から右の「反転後の下位４ビット」へ変換）、反転後の４ビットのデータＡＴ[３：０]をスイッチ機構１００に対して出力するとともに、処理切替フラグを「１０」にする。また、読み出し線デコーダ１１０は、バーストアドレスＢＡＤが変化するタイミングにおいて、処理切替フラグが「１０」であることを検出して（最初の１６ワード境界を越えたので）、スイッチ機構１００に対して、「００００」のデータＡＴ[３：０]を出力し、処理切替フラグを「１１」にする。以降、読み出し線デコーダ１１０は、バーストアドレスＢＡＤが変化するタイミングにおいて、順次、処理切替フラグが「１１」であることを検出してデータＡＴ[３：０]の各ビットの夫々を反転して、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。
例えば、開始アドレスの下位４ビットが「００１１」のとき、読み出し線デコーダ１１０は、図５のテーブルに従い変換して「０００１」を求め、変換後のデータ「０００１」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は、データＡＴ[３：０]の「０」ビット目が「１」であるので、「１０００」および「１００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は、データＡＴ[３：０]の「１」ビット目が「０」であるので、「００１０」および「００１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は、データＡＴ[３：０]の「２」ビット目が「０」であるので、「０１００」および「０１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は、データＡＴ[３：０]の「３」ビット目が「０」であるので、「０１１０」および「０１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
次のバーストアドレスの変化するタイミングにおいて、読み出し線デコーダ１１０は、変換後の４ビットのデータＡＴ[３：０]の各ビットを夫々反転して「１１１０」を求め、変換後のデータ「１１１０」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は、データＡＴ[３：０]の「０」ビット目が「０」であるので、「００００」および「０００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は、データＡＴ[３：０]の「１」ビット目が「１」であるので、「１０１０」および「１０１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は、データＡＴ[３：０]の「２」ビット目が「１」であるので、「１１００」および「１１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は、データＡＴ[３：０]の「３」ビット目が「１」であるので、「１１１０」および「１１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
次のバーストアドレスの変化するタイミングにおいて、読み出し線デコーダ１１０は、データ「００００」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は、データＡＴ[３：０]の「０」ビット目が「０」であるので、「００００」および「０００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は、データＡＴ[３：０]の「１」ビット目が「０」であるので、「００１０」および「００１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は、データＡＴ[３：０]の「２」ビット目が「０」であるので、「０１００」および「０１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は、データＡＴ[３：０]の「３」ビット目が「０」であるので、「０１１０」および「０１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
次のバーストアドレスの変化するタイミングにおいて、読み出し線デコーダ１１０は、データＡＴ[３：０]の各ビットを夫々反転してデータ「１１１１」を求め、求めた「１１１１」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は、データＡＴ[３：０]の「０」ビット目が「１」であるので、「１０００」および「１００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は、データＡＴ[３：０]の「１」ビット目が「１」であるので、「１０１０」および「１０１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は、データＡＴ[３：０]の「２」ビット目が「１」であるので、「１１００」および「１１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は、データＡＴ[３：０]の「３」ビット目が「１」であるので、「１１１０」および「１１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
それ以降、読み出し線デコーダ１１０は、データＡＴ[３：０]の各ビットを夫々反転して、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。
次に、図１におけるバースト制御部３の詳細について図６を参照しつつ説明する。図６はバースト制御部３の構成例を示すブロック図である。
バースト制御部３には、ファーストレイテンシレジスタ３１があり、ファーストレイテンシレジスタ３１は、外部から入力されるファーストレイテンシのウェイトサイクル数から「１」減算した値を記憶するレジスタである。このファーストレイテンシレジスタ３１への書き込みはバースト読み出しなどが実際に行われるよりも前のタイミングで、不図示の制御回路により行われる。なお、以下において、ファーストレイテンシのウェイトサイクル数から「１」減算した値を、ウェイト計数初期値という。
なお、ファーストレイテンシのウェイトサイクル数は、非同期のメモリセルアレイからデータを読み出すための時間、すなわち、読み出し開始時に最初のメモリアクセス完了までの待ち時間が発生するために、バースト読み出しの開始の最初のクロックの有効エッジから、データ出力開始またはデータ出力確定のクロックの有効エッジまでのクロックサイクル数として設定されている。
バースト制御部３には、有効データ（メモリアクセスにおいてメモリセルアレイ６からセンスしたワードデータのうちバースト出力すべきワードデータ）の数から「１」減算した値を記憶する有効データレジスタ３２がある。なお、以下において、有効データ数から「１」減算した値を、データ計数初期値という。
バースト制御部３には、アドレスカウンタ３３がある。アドレスカウンタ３３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。アドレスカウンタ３３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴ信号の立ち下がりに同期して、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、上位の「３〜２２ビット」が示す上位アドレスをスタートのバーストアドレスＢＡＤとして出力する。アドレスカウンタ３３は、後述するファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してバーストアドレスＢＡＤを「１」インクリメントして次にメモリアクセスするバーストアドレスＢＡＤとして出力する。また、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」および「０」のいずかであって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してバーストアドレスＢＡＤを「１」インクリメントして次にメモリアクセスするバーストアドレスＢＡＤとして出力する。
バースト制御部３には、ファーストレイテンシカウンタ（ＦＬＣ）３４がある。ファーストレイテンシカウンタ３４はファーストレイテンシのクロックサイクルを計数するために利用されるものであり、バースト読み出しの開始時の最初のメモリアクセスのアクセス時間に対応したクロックサイクル数を計数するためにも利用される。ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。ファーストレイテンシカウンタ３４にはファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値が計数の初期値として書き込まれる。ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。
バースト制御部３には、データカウンタ（ＤＴＣ）３５がある。データカウンタ３５はページラッチ１０に保持されているまだバースト出力されていない有効データの数を計数するものである。ここで、有効データとは、メモリセルアレイ６から読み出された外部にバースト出力する必要があるワードデータのことであり、以下において同様である。データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。データカウンタ３５には有効データレジスタ３２に記憶されているデータ計数初期値が計数の初期値として書き込まれる。データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。このデータカウンタ３５は「３」ビットにより構成されており、最大「７」計数できるようになっている。
バースト制御部３には、１６Ｗ境界カウンタ（ＢＤＣ）３６がある。１６Ｗ境界カウンタ３６は１６ワード境界の境界前ウェイトを計数するために利用されるものであり、メモリアクセスのアクセス時間に対応したクロックサイクル数を計数するためにも利用される。１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。１６Ｗ境界カウンタ３６にはファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値が計数の初期値として書き込まれる。１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。
バースト制御部３には、レイテンシカウンタ書込部３７がある。レイテンシカウンタ書込部３７は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。レイテンシカウンタ書込部３７は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に、アドレスラッチ信号ＡＬＡＴ信号の立ち下がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値をファーストレイテンシカウンタ３４に対して計数の初期値として書き込む。
バースト制御部３には、有効データレジスタ書込部３８がある。有効データレジスタ書込部３８は、バースト読み出し開始時に、或いは、後述するデータカウンタ書込部３９が有効データレジスタ３２からデータ計数初期値を読み込んだ時に、データ計数初期値の算出を開始し、算出が完了した時点で算出したデータ計数初期値を有効データレジスタ３２に書き込む。有効データレジスタ書込部３８は、有効データの数から「１」減算した値（データ計数初期値）を算出し、算出結果を有効データレジスタ３２に書き込む。なお、最初の１６ワード境界前の１回目のメモリアクセスにおける有効データの数は図１０の「１ｓｔ」に示されている値であり、最初の１６ワード境界前の２回目のメモリアクセスにおける有効データの数は図１０の「２ｓｔ」に示されている値である。また、最初の１６ワード境界を越えた後のメモリアクセスにおける有効データの数は固定値「８」である。
つまり、有効データレジスタ書込部３８は、バーストアドレスの開始時、有効データ数書込フラグが「０００」であることを検出して、開始アドレスの下位４ビットにおける最上位ビットが「１」であるか否かの検出を行い、最上位ビットが「１」でない場合に「００００」（「０」）〜「０１１１」（「７」）の範囲であると判断して有効データ数書込フラグを「００１」にし、最上位ビットが「１」である場合に「１０００」（「８」）〜「１１１１」（「Ｆ」）の範囲であると判断して有効データ数書込フラグを「１０１」にする。
有効データレジスタ書込部３８は、有効データ数書込フラグが「００１」であることを検出して（最上位ビットが「１」でないこと、すなわち、開始アドレスの下位４ビットが「０」〜「７」の範囲のとき）、最初の１６ワード境界前における１回目のメモリアクセス（１ｓｔアクセス）の際に、この下位４ビットにおける最下位ビットが「１」か「０」のいずれであるかの検出を行う。有効データレジスタ書込部３８は、最下位ビットが「１」である場合に固定値「７」をデータ計数初期値とし、最下位ビットが「０」である場合に固定値「６」をデータ計数初期値とする。そして、有効データレジスタ書込部３８は有効データ書込フラグを「０１０」にする。
続いて、有効データレジスタ書込部３８は、有効データ数書込フラグが「０１０」であることを検出して、最初の１６ワード境界における２回目のメモリアクセス（２ｓｔアクセス）の際に、最下位ビットを「０」とし、最下位ビット（１ビット目）、２ビット目、および３ビット目を夫々反転して、その結果をデータ計数初期値とする。そして、有効データレジスタ書込部３８は有効データ書込フラグを「０１１」にする。
それ以降、有効データレジスタ書込部３８は、有効データ数書込フラグが「０１１」であることを検出して、固定値「７」をデータ計数初期値とする。
一方、有効データレジスタ書込部３８は、有効データ数書込フラグが「００１」であることを検出して（最上位ビットが「１」であること、すなわち、下位４ビットが「８」〜「Ｆ」（１５）の範囲のとき）、最初の１６ワード境界における１回目のメモリアクセス（１ｓｔアクセス）の際に、開始アドレスの下位４ビットを夫々反転して、その結果をデータ計数初期値とする。そして、有効データレジスタ書込部３８は有効データ書込フラグを「０１１」にする。
それ以降、有効データレジスタ書込部３８は、有効データ数書込フラグが「０１１」であることを検出して、固定値「７」（有効データ数の８より１小さい値）をデータ計数初期値とする。
例えば、開始アドレスの下位４ビットが「７」（０（最上位ビット）、１（３ビット目）、１（２ビット目）、１（最下位ビット））のとき、有効データレジスタ書込部３８は、最上位ビットが「０」であるため、１ｓｔアクセスの際に、この下位４ビットにおける最下位ビットが「１」であることを検出し、固定値「６」をデータ計数初期値として有効データレジスタ３２に書き込む。そして、有効データレジスタ書込部３８は、２ｎｄアクセスの際に、「１（３ビット目）、１（２ビット目）、１（最下位ビット）」に対して最下位ビットを「０」として「１１０」を求め、さらに、これを反転して「００１」を求め、求めた「１」をデータ計数初期値として有効データレジスタ３２に書き込む。それ以降、有効データレジスタ書込部３８は、固定値「７」をデータ計数初期値として有効データレジスタ３２に書き込む。
また、開始アドレスの下位４ビットが「１４」（１（最上位ビット）、１（３ビット目）、１（２ビット目）、０（最下位ビット））のとき、有効データレジスタ書込部３８は、最上位ビットが「１」であるため、１ｓｔアクセスの際に、「１１１０」を反転して「０００１」を求め、求めた「１」をデータ計数初期値として有効データレジスタ３２に書き込む。それ以降、有効データレジスタ書込部３８は、固定値「７」をデータ計数初期値として有効データレジスタ３２に書き込む。
バースト制御部３には、データカウンタ書込部３９がある。データカウンタ書込部３９は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。データカウンタ書込部３９は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値を読み込み、読み込んだデータ計数初期値をデータカウンタ３５に対して計数の初期値として書き込む。
データカウンタ書込部３９は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」および「０」の何れかであって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値を読み込み、読み込んだデータ計数初期値をデータカウンタ３５に対して計数の初期値として書き込む。
バースト制御部３には、境界カウンタ書込部４０がある。境界カウンタ書込部３９は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」および「０」の何れかであって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
バースト制御部３には、アドレス変化検出部４１がある。アドレス変化検出部４１は、バーストアドレスＢＡＤの変化を検出して、ワンショットのパルスを生成して、検出信号ＤＴとして出力する。上述したように、検出信号ＤＴは、ＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９に供給される。
バースト制御部３には、ページラッチ信号生成部４２がある。ページラッチ信号生成部４２は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。
ページラッチ信号生成部４２は、バーストアドレスの開始時に、最初のメモリアクセスによりメモリセルアレイ６から読み出されてセンスデータラッチ９に保持されているワードデータをページラッチ１０により保持するために、ページラッチ信号ＰＬを「Ｈ」レベルにしてページラッチ１０をスルー状態にし、メモリアクセスが完了して読み出されたワードデータがセンスデータラッチ９から出力されるようになった後であって、２回目のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力される前に、ページラッチ信号ＰＬを「Ｌ」レベルにしてセンスデータラッチ９が出力しているワードデータをラッチ（保持）する。
従来例においては、ページラッチ信号生成部４２は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。このページラッチ信号ＰＬの立ち上げに対して、ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値のデクリメント処理が行われて「１」となって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルにする）。
ページラッチ信号生成部４２は、次のメモリアクセス（ページラッチ１０にラッチされているワードデータを読み出したメモリアクセスの次のメモリアクセス）によりメモリセルアレイ６から読み出されてセンスデータラッチ９に保持されているワードデータをページラッチ１０により保持するために、ページラッチ１０が保持している有効データの全てがページセレクタ１１により選択された後にページラッチ信号ＰＬを「Ｈ」レベルにしてページラッチ１０をスルー状態にし、ページラッチ１０が保持している有効データの全てがページセレクタ１１により選択された後でかつ当該次のメモリアクセスが完了して読み出されたワードデータがセンスデータラッチ９から出力されるようになった後であって、当該次のメモリアクセスの次のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力される前に、ページラッチ信号ＰＬを「Ｌ」レベルにしてセンスデータラッチ９が出力しているワードデータをラッチ（保持）する。
従来例においては、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「０」または「１」の何れかで１６Ｗ境界カウンタ３６の計数値が「２」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち上げる。このページラッチ信号ＰＬの立ち上げに対して、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち下げる。
または、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値が「０」および「１」の何れかデータカウンタ３５の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち上げる。このページラッチ信号ＰＬの立ち上げに対して、ページラッチ信号生成部４２は、データカウンタ３５の計数値のデクリメント処理が行われて「０」となって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち下げる。
バースト制御部３には、ページコントロール信号生成部４３がある。ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、開始アドレスの下位３ビットをページコントロール信号ＰＣの初期値として読み込む。そして、ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してページコントロール信号ＰＣを「１」インクリメントし、インクリメント後の値を新たなページコントロール信号ＰＣとして出力する。なお、以下において、ページコントロール信号ＰＣの値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、「１１１」を、「Ｐ０」、「Ｐ１」、「Ｐ２」、「Ｐ３」、「Ｐ４」、「Ｐ５」、「Ｐ６」、「Ｐ７」として記載する。例えば、開始アドレスの下位アドレスが「０１０」（２）の場合、ページコントロール信号生成部４３は、ページコントロール信号ＰＣとして、「Ｐ２」、「Ｐ３」、「Ｐ４」、「Ｐ５」、「Ｐ６」、「Ｐ７」、「Ｐ０」、「Ｐ１」、・・・を出力する。
ページコントロール信号生成部４３は、初期値を読み込んだ後に動作を停止し（クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとにかかわらず）、ファーストレイテンシカウンタ３４の計数値が「１」になると動作を開始する。また、ページコントロール信号生成部４３は、データカウンタ３５の計数値が「１」のときに１６Ｗ境界カウンタ３６の計数値が「３」以上であれば動作を停止し（クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとにかかわらず）、その後に１６Ｗ境界カウンタ３６の計数値が「２」になると動作を開始する。
バースト制御部３には、ウェイト信号生成部４４がある。ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。
ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。このウェイト信号ＷＡＩＴの立ち上げに対して、ウェイト信号生成部４４は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
また、ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「２」以上であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。このウェイト信号ＷＡＩＴの立ち上げに対して、ウェイト信号生成部４４は、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
さらに、ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮの立ち下がりに同期してウェイト信号ＷＡＩＴを立ち上げ、その後、クロックイネーブル信号ＣＬＫＥＮの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
バースト制御部３は、図示しない、同期／非同期セレクト信号ＳＥＬ、およびアウトプットコントロール信号ＯＰＣの生成を行う。また、バースト制御部３は、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、１６Ｗ境界信号を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、データカウンタ３５の計数値のデクリメント処理が行われて「１」となった場合に入力される内部クロックＣＬＫの立ち上がりに同期して、１６Ｗ境界信号を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。
以下、上述した従来のフラッシュメモリのバースト読み出しの動作について図面を参照しつつ説明する。
図７は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合における、従来例の各回路の動作のタイミングチャートを示している。
時刻ｔ１００１において、入力バッファ１がチップイネーブル信号ＣＥＢ及びアドレスバリッド信号ＡＤＶＢが「Ｈ」レベルから「Ｌ」レベルに遷移することにより、アドレスラッチ信号ＡＬＡＴを立ち上げ、立ち上げた後の次の内部クロックＣＬＫの立ち上がりに同期してアドレスラッチ信号ＡＬＡＴを立ち下げる。
時刻ｔ１００２において、アドレスカウンタ３３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであるので、アドレスラッチ信号ＡＬＡＴの立ち下がりにおいて、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、「３〜２２ビット」が示す上位アドレスを、計数の初期値として書き込まれ、バーストアドレスＢＡＤとして出力する。このバーストアドレスＢＡＤに基づき、センスアンプ７によりセンスされてメモリデータＭＤがセンスデータラッチ９に出力される。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ１０６２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」、「Ｄ１５」をセンスラッチデータＳＬＤとして出力する。
時刻ｔ１００２において、レイテンシカウンタ書込部３７は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであるので、ファーストレイテンシのクロックサイクルを計数するために、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」をファーストレイテンシカウンタ３４に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであるので、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであるので、開始アドレスの下位３ビット「１１０」をページコントロール信号ＰＣの初期値として読み込み、「Ｐ６」をページコントロール信号ＰＣとして出力し、動作を停止する（計数を行わない状態）。
ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであるので、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
バースト制御部３は、アクセス開始の際の最初の１６ワード境界前におけるアクセスであることを示す１６ワード境界信号を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
時刻ｔ１００３から時刻１００６にかけて、ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」）、計数値が「１」になる。
ページコントロール信号生成部４３は、ファーストレイテンシカウンタ３４の計数値が「１」になると動作を開始する（計数を行う状態）。
時刻ｔ１００７において、ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。
アドレスカウンタ３３は、最初のメモリアクセスが完了しており、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするメモリ（８ワード単位）のアドレスを示すバーストアドレスＢＡＤ（以下、次にアクセスするバーストアドレスＢＡＤと記載）として出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ１１１２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤとして出力する。
時刻ｔ１００７において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「１」を読み込み、読み込んだデータ計数初期値「１」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１００２において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１４」、「Ｄ１５」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１４」：下位４ビット「Ｅ」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。ページコントロール信号生成部４３は、データカウンタ３５の計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「３」以上の「５」であるので動作を停止する（計数を行わない状態）。
これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ１５」を選択して、「Ｄ１５」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１００２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
時刻ｔ１００８において、データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。また、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力ラッチ１２は、ページセレクタ１１から出力されている「Ｄ１５」のページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
バースト制御部３は、データカウンタ３５の計数が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１００２において立ち上げた１６Ｗ境界信号を立ち下げる。
時刻ｔ１００９において、ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６ワード境界カウンタ３６の計数値が「２」以上の「４」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了していないので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。
時刻ｔ１０１０において、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「２」にする。ページコントロール信号生成部４３は、１６Ｗ境界カウンタ３６の計数値が「２」になったので動作を開始する（計数を行う状態）。
時刻ｔ１０１１において、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「２」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１６」をページデータＰＤとして出力する。
時刻ｔ１０１２において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ１１６２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ２４」〜「Ｄ３１」をセンスラッチデータＳＬＤとして出力する。
時刻ｔ１０１２において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６は計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値がデクリメント処理されて「１」になっているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０１１において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１６」〜「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１００９において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
時刻ｔ１０１３〜ｔ１０１９にかけて、データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ１７」〜「Ｄ２３」）。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ２」〜「Ｐ７」、「Ｐ０」）。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ１８」〜「Ｄ２４」）。
時刻ｔ１０１９において、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値が「０」でデータカウンタ３５の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
時刻ｔ１０２０において、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。
時刻ｔ１０２０において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、データカウンタ３５の計数値がデクリメント処理されて「０」になっているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０１９において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ２４」〜「Ｄ３１」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ２４」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ２５」を選択して、「Ｄ２５」をページデータＰＤとして出力する。
以降、順次処理が繰り返し行われる。
図８が、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合における、従来例の各回路の動作のタイミングチャートを示している。
時刻ｔ２００１〜ｔ２００６、およびｔ２０６２において、図７において説明した時刻ｔ１００１〜ｔ１００６、およびｔ１０６２と同様の動作が行われる。
時刻ｔ２００７において、ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３は、最初のメモリアクセスが完了しているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ２１１２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」〜「Ｄ１５」をセンスラッチデータＳＬＤとして出力する。
時刻ｔ２００７において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２００２において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ６」〜「Ｄ１３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ６」：下位４ビット「６」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ７」を選択して、「Ｄ７」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２００２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
時刻ｔ２００８〜ｔ２０１４にかけて、データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ２００８〜ｔ２０１２にかけて、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ２００８〜ｔ２０１４にかけて、出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ７」〜「Ｄ１３」）。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ０」〜「Ｐ６」）。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ８」〜「Ｄ１４」）。
時刻ｔ２０１４において、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値が「０」でデータカウンタ３５の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
時刻ｔ２０１５において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ２１９２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤとして出力する。
時刻ｔ２０１５において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「１」を読み込み、読み込んだデータ計数初期値「１」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、データカウンタ３５の計数値のデクリメント処理が行われて「０」になっているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０１４において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１４」〜「Ｄ１５」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１４」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。ページコントロール信号生成部４３は、データカウンタ３５の計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「３」以上の「５」であるので動作を停止する（計数を行わない状態）。
これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ１５」を選択して、「Ｄ１５」をページデータＰＤとして出力する。
時刻ｔ２０１６において、データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。また、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１５」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
バースト制御部３は、データカウンタ３５の計数が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２００２において立ち上げた１６Ｗ境界信号を立ち下げる。
時刻ｔ２０１７において、ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６ワード境界カウンタ３３の計数値が「２」以上の「４」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了しないので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。
時刻ｔ２０１８において、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「２」にする。ページコントロール信号生成部４３は、１６Ｗ境界カウンタ３６の計数値が「２」になったので動作を開始する（計数する状態）。
時刻ｔ２０１９において、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「２」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１６」をページデータＰＤとして出力する。
時刻ｔ２０２０において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、
データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。
時刻ｔ２０２０において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値がデクリメント処理されて「１」になっているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０１９において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１６」〜「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
さらに、ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０１７において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
それ以降、図７における時刻ｔ１０１３以降と同様の動作が行われる。
図９が、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「８」の場合における、従来例の各回路の動作のタイミングチャートを示している。
時刻ｔ３００１〜ｔ３００６、およびｔ３０６２において、図７において説明した時刻ｔ１００１〜ｔ１００６、およびｔ１０６２と同様の動作が行われる。
時刻ｔ３００７において、ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３は、最初のメモリアクセスが完了しているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ３１１２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤとして出力する。
時刻ｔ３００７において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３００２において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ８」〜「Ｄ１５」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ８」：下位４ビット「８」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ９」を選択して、「Ｄ９」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３００２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
時刻ｔ３００８〜ｔ３０１４にかけて、データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ３００８〜ｔ３０１２において、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ３００８〜ｔ３０１４にかけて、出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ９」〜「Ｄ１５」）。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ２」〜「Ｐ７」、「Ｐ０」）。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ１０」〜「Ｄ１６」）。
時刻ｔ３０１４において、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
バースト制御部３は、データカウンタ３５の計数が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３００２において立ち上げた１６Ｗ境界信号を立ち下げる。
時刻ｔ３０１５において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ３１９２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ２４」〜「Ｄ３１」をセンスラッチデータＳＬＤとして出力する。
時刻ｔ３０１５において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、１６Ｗ境界カウンタ３６の計数値が「０」でデータカウンタ３５の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、データカウンタ３５の計数値のデクリメント処理が行われて「０」となって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３０１４において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１６」〜「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されている「Ｄ１６」のページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ただし、時刻ｔ３０１５において、データカウンタ３５の計数値が「０」であるが、１６Ｗ境界カウンタ３６の計数値も「０」になっている、つまり、有効データの全てを出力するまでにメモリアクセスが完了するため、最初の１６ワード境界にて境界前ウェイトサイクルが発生せず、ウェイト信号ＷＡＩＴが立ち上がることがない。
時刻ｔ３０１６以降、図７における時刻ｔ１０１３以降と同様の動作が行われる。
上述した従来のフラッシュメモリにおけるサスペンドが発生しない場合の各組合わせ（下位アドレスとファーストレイテンシとの組合わせ）における最初の１６ワード境界において発生する境界前ウェイトサイクルのサイクル数を図１０に示す。図１０は従来のフラッシュメモリにおける１６ワード境界前のウェイトサイクル数を示す図である。
図１０に示すように、開始アドレスの下位４ビットの夫々に対して、有効データ数と最初の１６ワード境界におけるウェイトサイクル数（図においては１６ワード境界ウェイトサイクル数と記載）を示している。
有効データ数に関して、「１ｓｔ」は最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイから読み出される有効データの数であり、「２ｎｄ」は最初の１６ワード境界前の２回目のメモリアクセスでメモリセルアレイから読み出される有効データの数である。
また、「境界前」は、開始アドレスの下位４ビットが「０」から「７」の場合には「２ｎｄ」のメモリアクセス（最初の１６境界前の２回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数であり、下位４ビットが「８」から「Ｆ（１５）」の場合には「１ｓｔ」のメモリアクセス（最初の１６境界前の１回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数ということになる。
ｗａｉｔに続く数字はファーストレイテンシのクロックサイクル数であり、例えば「ｗａｉｔ８」はファーストレイテンシのクロックサイクル数が８であることを示している。
図１０に示されると通り、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合（図７）、１６ワード境界ウェイトサイクル数は「３」である。また、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合（図８）、１６ワード境界ウェイトサイクル数は「３」である。さらに、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「８」の場合（図９）、１６ワード境界ウェイトサイクル数は「０」である。
特開２００１−１７６２７７号公報
上記において、基本的動作を説明した従来のフラッシュメモリにおいてサスペンドが発生した場合の動作について図１１を参照しつつ説明する。図１１は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｃ（１２）」の場合における、従来例の各回路の動作のタイミングチャートを示している。ただし、サスペンドが発生していない期間は上述した動作と同様であることから、ここでは、サスペンド期間の動作について説明する。
時刻ｔ４２２１において、アウトプットイネーブル信号ＯＥＢの立ち上がると（「Ｌ」レベルから「Ｈ」レベルに遷移する）と（サスペンドの発生）、これに同期して、入力バッファ１はクロックイネーブル信号ＣＬＫＥＮを立ち下げ（「Ｈ」レベルから「Ｌ」レベルに遷移させる）、これにより、クロックイネーブル信号ＣＬＫＥＮが入力される各回路部の動作が停止する。
また、ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮの立ち下がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。
時刻ｔ４００９、ｔ４０１０において、データカウンタ３５は、「Ｌ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されているので、入力される内部クロックの立ち上がりに同期した計数値を「１」デクリメントする処理を行わず、計数値は「２」のままである。
また、１６Ｗ境界カウンタ３６は、「Ｌ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されているので、入力される内部クロックの立ち上がりに同期した計数値を「１」デクリメントする処理を行わず、計数値は「４」のままである。
また、ページコントロール信号生成部４３は、「Ｌ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されているので、入力される内部クロックの立ち上がりに同期したページコントロール信号を「１」インクリメントする動作を行わず、ページコントロール信号ＰＣは「Ｐ６」のままである。
時刻ｔ４２２２において、アウトプットイネーブル信号ＯＥＢが立ち下がる（「Ｈ」レベルから「Ｌ」レベルに遷移する）と、時刻ｔ４０１０において、入力バッファ１は次の内部クロックＣＬＫの立ち上がりに同期して、クロックイネーブル信号ＣＬＫＥＮを立ち上げ（「Ｌ」レベルから「Ｈ」レベルに遷移させる）、これにより、クロックイネーブル信号ＣＬＫＥＮが入力される各回路部の動作が開始する。
また、ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち下げる。
時刻ｔ４０１１において、データカウンタ３５は、「Ｈ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されるので、入力される内部クロックの立ち上がりに同期して計数値を「１」デクリメントし、計数値が「１」になる。
また、１６Ｗ境界カウンタ３６は、「Ｈ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されるので、入力される内部クロックの立ち上がりに同期して計数値を「１」デクリメントし、計数値が「３」になる。
また、ページコントロール信号生成部４３は、「Ｈ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されるので、入力される内部クロックの立ち上がりに同期してページコントロール信号を「１」インクリメントし、ページコントロール信号ＰＣは「Ｐ７」を出力する。
従来のフラッシュメモリにおいては、上述したように、サスペンドが発生してアウトプットイネーブル信号ＯＥＢが「Ｌ」レベルから「Ｈ」レベルに遷移すると、そのアウトプットイネーブル信号ＯＥＢが「Ｌ」レベルから「Ｈ」レベルに遷移するタイミングに同期させて（内部クロックＣＬＫとは非同期）、クロックイネーブル信号ＣＬＫＥＮを「Ｈ」レベルから「Ｌ」レベルに遷移させていた。
クロックイネーブルＣＬＫＥＮの立ち下がり（「Ｈ」レベルから「Ｌ」レベルへの遷移）が内部クロックＣＬＫとは非同期であることから、例えば、サスペンドの発生タイミング（アウトプットイネーブル信号ＯＥＢが「Ｌ」レベルから「Ｈ」レベルへの遷移）が内部クロックＣＬＫの立ち上がりの直前に起った場合、各回路部へのディレイのために、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルになった直後の内部クロックＣＬＫの立ち上がりエッジが無効であるにもかかわらず有効になって各回路部の動作が行われしまう（誤動作）。
そこで、本発明は、サスペンド発生直後の誤動作を防止することが可能な半導体メモリを提供することを目的とする。
本発明の半導体メモリは、外部から入力される先頭アドレスに基づき、マトリクス状に配置されたメモリ素子から読み出したメモリデータを外部クロックに同期させて連続して外部に出力するバースト読み出しの機能を有する半導体メモリであって、内部クロックに同期してクロックイネーブル信号をディセーブルにすることを特徴とする。
上記半導体メモリにおいて、アウトプットイネーブル信号が変化した後の最初の内部クロックに同期してクロックイネーブル信号をディセーブルにすることを特徴とする。
上記半導体メモリにおいて、前記メモリ素子をＭ×Ｎ（Ｍ、Ｎは整数）本の読み出し線毎に分割したブロックと、前記ブロック毎に読み出し線に接続されたメモリ素子のメモリデータを読み出すＮ個のセンスアンプと、前記Ｎ個のセンスアンプ各々に対して、Ｍ×Ｎ本の読み出し線における何れのＮ本を接続するかの切り替えを行う切替スイッチと、前記センスアンプにより、前記読み出し線から読み出されたメモリデータをラッチするセンスデータラッチと、複数のページラッチ部に分割され、各ページラッチ部単位でメモリデータの書込処理を行うページラッチと、前記ページラッチが出力するメモリデータを選択するページセレクタと、前記ページセレクタにより選択されたメモリデータを保持して出力する出力ラッチと、前記出力ラッチが出力するメモリデータを保持するバッファ回路と、を備えたことを特徴とする。
上記半導体メモリにおいて、入力されるクロックイネーブル信号がイネーブルであるときに前記メモリセル素子から読み出されるメモリデータを外部に出力するのに要する時間に対応したクロックサイクル数を計数するデータ計数手段と、メモリアクセスに必要なアクセス時間に対応したクロックサイクル数を計数するタイム計数手段と、をさらに有することを特徴とする。
本発明によれば、内部クロックに同期してクロックイネーブル信号をディセーブルにする（例えば、「Ｈ」レベルから「Ｌ」レベルに遷移する）ので、サスペンドが発生しても従来のフラッシュメモリのように内部クロックの無効なエッジを有効なエッジとして動作すること（誤動作）を防止することができる。
以下、本発明の実施の形態のフラッシュメモリについて図面を参照しつつ説明する。
図１２は本実施の形態のフラッシュメモリの構成を示す図である。
図１２に示すフラッシュメモリには、入力バッファ１Ａがある。
入力バッファ１Ａは、従来の入力バッファ１と異なり、図１３に一例が示される通り、アウトプットイネーブル信号ＯＥＢの立ち上がった（時刻ｔ１１）後の最初の内部クロックＣＬＫの立ち上がりに同期させて、クロックイネーブル信号ＣＬＫＥＮを立ち下げる（時刻ｔ１１）。そして、入力バッファ１Ａは、アウトプットイネーブル信号ＯＥＢの立ち下がった（時刻ｔ１３）後の最初の内部クロックＣＬＫの立ち上がりに同期してクロックイネーブル信号ＣＬＫＥＮを立ち上げる（時刻ｔ１４）。入力バッファ１Ａは、このようにして生成したクロックイネーブル信号ＣＬＫＥＮを出力する。なお、それ以外の機能は従来の入力バッファ１と実質的に同様であり、上記の従来例の説明が適用できるため、説明を省略する。
フラッシュメモリには、アドレスラッチ２、およびアドレス制御部４があり、上記の従来例の説明が適用できるため、説明を省略する。
フラッシュメモリには、バースト制御部３Ａがある。バースト制御部３Ａは、アドレスラッチ２から入力されるラッチアドレスＬＡＤを先頭アドレス（スタートアドレス、開始アドレス）とし、先頭アドレス（Ａ０〜Ａ２２）の上位ビット（８ワード単位の読み出しを対象とする場合はＡ３〜Ａ２２）をバーストアドレスＢＡＤとして出力する。続いて、バーストアドレスＢＡＤを、後述する通り、所定の計数タイミングにて内部クロックＣＬＫに同期して「１」インクリメントして新たなバーストアドレスＢＡＤとして出力する。また、バースト制御部３Ａは、このバーストアドレスＢＡＤの変化を検出して後述する検出信号ＤＴを出力する。
また、バースト制御部３Ａは、後述する通り、内部クロックＣＬＫに同期して、ページラッチ信号ＰＬ０〜ＰＬ３、ページコントロール信号ＰＣ、アウトプットコントロール信号ＯＰＣ、およびウェイト信号ＷＡＩＴを生成して出力し、さらに、初期時に設定されたアクセスのモード（ランダム／非同期）に応じて同期／非同期セレクト信号ＳＥＬを生成して出力する。
フラッシュメモリには、上述した従来のフラッシュメモリと同様のデコーダ５、メモリセルアレイ６、センスアンプ７、ＡＴＤ回路８があり、上記の従来例の説明が適用できるため、説明を省略する。
メモリセルアレイ６は、従来例において記載した通り、複数のメモリセル（メモリ素子）がマトリクス状に配置されて形成されている。メモリセル（メモリ素子）はＭ×Ｎ（Ｍ、Ｎは整数であり、本実施の形態においては、Ｍは２、Ｎは８である）本の読み出し線毎にブロックに分割されており、このブロックをまたいで一度にメモリアクセスすることができない。
センスアンプ７は、従来例において記載した通り、８個のセンスアンプ７−０〜７−７からなる（図４参照）。そして、図４を参照して説明した通り、スイッチ機構１００により、センスアンプ７−０〜７−７の各々に対しＭ×Ｎ本の読み出し線のいずれかのＮ本の読み出し線に接続するかの切り替えが行われる。
フラッシュメモリには、センスデータラッチ９Ａがある。センスデータラッチ９Ａは、内部クロックＣＬＫと非同期のセンスアンプコントロール信号ＳＣの「Ｈ」レベルの期間において、入力されるメモリデータをそのまま通過させて出力し、「Ｌ」レベルに遷移すると、そのセンスアンプコントロール信号ＳＣの「Ｌ」レベルとなった時点において入力されていたメモリデータをラッチ（保持）して、センスラッチデータＳＬＤ（ＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７）として出力する。なお、センスラッチデータＳＬＤ０１〜ＳＬＤ６７は、夫々、２ページ分のワードデータであり、センスラッチデータＳＬＤ０１は、センスアンプ７−０により読み出されたメモリデータからなるワードデータＷＤ０、センスアンプ７−１により読み出されたメモリデータからなるワードデータＷＤ１に対応し、センスラッチデータＳＬＤ２３は、センスアンプ７−２により読み出されたメモリデータからなるワードデータＷＤ２、センスアンプ７−３により読み出されたメモリデータからなるワードデータＷＤ３に対応する。また、センスラッチデータＳＬＤ４５は、センスアンプ７−４により読み出されたメモリデータからなるワードデータＷＤ４、センスアンプ７−５により読み出されたメモリデータからなるワードデータＷＤ５に対応し、センスラッチデータＳＬＤ６７は、センスアンプ７−６により読み出されたメモリデータからなるワードデータＷＤ６、センスアンプ７−７により読み出されたメモリデータからなるワードデータＷＤ７に対応する。
フラッシュメモリには、ページラッチ１０Ａがある。ページラッチ１０Ａは、互いに独立して（個別に）イネーブル状態（書込処理）が可能な４つのページラッチ部１０−０〜１０−３に分割して構成されている。ページラッチ部１０−０〜１０−３は、後述するページラッチ信号ＰＬ０〜ＰＬ３により、個別に、センスラッチデータＳＬＤ０１〜ＳＬＤ６７を保持する。例えば、ページラッチ信号ＰＬ３のみを「Ｈ」レベルにすることによってページラッチ部１０−３のみイネーブル状態になり、ページラッチ部１０−３は保持するデータの書き換えが行われ、ページラッチ部１０−０〜１０−２はそのまま同じデータを保持し続けることになる。
フラッシュメモリには、ページセレクタ１１Ａがある。ページセレクタ１１Ａは、ページコントロール信号ＰＣにより、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）から出力されている複数のワードデータ（複数のメモリデータからなる）を順次選択して、ページデータＰＤとして、出力ラッチ１２およびセレクタ１３の夫々へ出力する。
例えば、ページセレクタ１１Ａは、ページコントロール信号ＰＣが「Ｐ０」の場合、センスラッチデータＳＬＤ０１の下位１５ビット（ワードデータＷＤ０に相当）をページデータＰＤとして出力する。また、ページセレクタ１１Ａは、ページコントロール信号ＰＣが「Ｐ６」の場合、センスラッチデータＳＬＤ５６の上位１５ビット（ワードデータＷＤ６に相当）をページデータＰＤとして出力する。
フラッシュメモリには、上述した従来のフラッシュメモリと同様の動作を行うセレクタ１３、データ出力制御部１４、およびレディ出力制御部１５があり、上記の従来例の説明が適用できるため、説明を省略する。
フラッシュメモリには、出力ラッチ１２Ａと出力バッファラッチ１２Ｂとがある。
出力ラッチ１２Ａは内部クロックＣＬＫの立ち上がりに同期して動作する。出力ラッチ１２Ａは、クロックイネーブル信号ＣＬＫＥＮが立ち下がるまでの内部クロックの立ち上がりにおいて、ページセレクタ１１Ａの出力をラッチする。出力ラッチ１２Ａは、クロックイネーブル信号ＣＬＫＥＮが立ち下がって最初に入力される内部クロックの立ち上がりにおいて、出力バッファラッチ１２Ｂの出力をラッチする。そして、出力ラッチ１２Ａは、クロックイネーブル信号ＣＬＫＥＮが立ち上がってから最初に入力される内部クロックの立ち上がりにおいて、出力バッファラッチ１２Ｂの出力をラッチする。それ以降、出力ラッチ１２Ａは、内部クロックの立ち上がりにおいて、ページセレクタ１１Ａの出力をラッチする。
出力バッファラッチ１２Ｂは内部クロックＣＬＫの立ち上がりに同期して動作する。出力バッファラッチ１２Ｂは、クロックイネーブル信号ＣＬＫＥＮが立ち下がるまでの内部クロックの立ち上がりにおいて、出力ラッチ１２Ａの出力をラッチする。出力バッファラッチ１２Ｂは、クロックイネーブル信号ＣＬＫＥＮが立ち下がって最初に入力される内部クロックの立ち上がりにおいて、出力ラッチ１２Ａの出力をラッチする。そして、出力バッファラッチ１２Ｂは、クロックイネーブル信号ＣＬＫＥＮが立ち上がってから入力される２つ目の内部クロックの立ち上がりにおいて、ページセレクタ１１Ａの出力をラッチする。それ以降、出力バッファラッチ１２Ｂは、内部クロックの立ち上がりにおいて、出力ラッチ１２Ａの出力をラッチする。
この出力バッファ１２Ｂを設けることによって、アウトプットイネーブル信号ＯＥＢが「Ｈ」レベルとなった次の内部クロックＣＬＫの立ち上がりでバースト制御部３Ａの各回路部などが動作して、有効データが失われることがなくなる。
次に、図１２におけるバースト制御部３Ａの詳細について図１４を参照しつつ説明する。図１４はバースト制御部３Ａの構成例を示すブロック図である。
バースト制御部３Ａには、ファーストレイテンシレジスタ３１Ａがあり、ファーストレイテンシレジスタ３１Ａは、外部から入力されるファーストレイテンシのウェイトサイクル数から「１」減算した値（ウェイト計数初期値）を記憶するレジスタである。このファーストレイテンシレジスタ３１Ａへの書き込みはバースト読み出しなどが実際に行われるよりも前のタイミングで、不図示の制御回路により行われる。
バースト制御部３Ａには、有効データレジスタ３２Ａがあり、有効データレジスタ３２Ａは有効データ数から「１」減算した値（データ計数初期値）を記憶する。有効データ数は、最初の１６ワード境界においては最初の１６ワード境界前の出力すべき有効なデータの数、それ以外においては１回のメモリアクセスにおいてメモリセルアレイ６からセンスしたデータのうちバースト出力すべき有効なデータの数である。
バースト制御部３Ａには、アドレスカウンタ３３Ａがある。アドレスカウンタ３３Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、データカウンタ３５Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。なお、以下において、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりが入力される期間を動作期間とよぶ。また、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりが入力される期間を停止期間とよぶ。
アドレスカウンタ３３Ａは、動作期間の場合に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、「３〜２２ビット」が示す上位アドレスをスタートのバーストアドレスＢＡＤとして出力する。アドレスカウンタ３３Ａは、後述するファーストレイテンシカウンタ３４Ａの計数値が「１」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してバーストアドレスＢＡＤを「１」インクリメントして次にメモリアクセスするバーストアドレスＢＡＤとして出力する。また、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「１」および「０」のいずかであって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、また、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「２」以上であれば１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、バーストアドレスＢＡＤを「１」インクリメントして次にメモリアクセスするバーストアドレスＢＡＤとして出力する。さらに、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」および「０」のいずかであって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合入力される内部クロックＣＬＫの立ち上がりに同期してバーストアドレスＢＡＤを「１」インクリメントして、「１」インクリメントした値を次にメモリアクセスすべきバーストアドレスＢＡＤとして出力する。
バースト制御部３Ａには、ファーストレイテンシカウンタ３４Ａがある。ファーストレイテンシカウンタ３４Ａは、ファーストレイテンシのクロックサイクル数を計数するために利用されるものであり、バースト読み出しの開始時の最初のメモリアクセスのアクセス時間に対応したクロックサイクル数を計数するためにも利用される。従来例のファーストレイテンシカウンタ３４がクロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間でのみ動作を行うのに対して、本実施の形態のファーストレイテンシカウンタ３４Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルとにかかわらず動作を行う。つまり、ファーストレイテンシカウンタ３４Ａはサスペンド期間中であってもメモリアクセスのアクセス時間に対応したクロックサイクル数を計数していることになる。ファーストレイテンシカウンタ３４Ａにはファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値が計数の初期値として書き込まれる。ファーストレイテンシカウンタ３４Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。
バースト制御部３Ａには、データカウンタ３５Ａがある。データカウンタ３５Ａは最初の１６ワード境界前においては最初の１６ワード境界までの有効データのうちのまだバースト出力されていない有効データの数を計数するものである。また、データカウンタ３５Ａは最初の１６ワード境界前以外においては１回のメモリアクセスで読み出される有効データのうちのまだバースト出力されていない有効データの数を計数するものである。データカウンタ３５Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、データカウンタ３５Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。データカウンタ３５Ａには有効データレジスタ３２Ａに記憶されているデータ計数初期値が計数の初期値として書き込まれる。このデータカウンタ３５Ａは、従来例において説明したデータカウンタ３５が「３」ビットで構成されているのに対して「４」ビットにより構成されており、最大「１５」計数できるようになっている。
バースト制御部３Ａには、１６Ｗ境界カウンタ３６Ａがある。１６Ｗ境界カウンタ３６Ａは１６ワード境界の境界前ウェイトを計数するために利用されるものであり、メモリアクセスのアクセス時間に対応したクロックサイクル数を計数するためにも利用される。従来例の１６Ｗ境界カウンタ３６がクロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間でのみ動作を行うのに対して、本実施の形態の１６Ｗ境界カウンタ３６Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルとにかかわらず動作を行う。つまり、１６Ｗ境界カウンタ３６Ａはサスペンド期間中であってもメモリアクセスのアクセス時間に対応したクロックサイクル数を計数していることになる。１６Ｗ境界カウンタ３６Ａにはファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値が計数の初期値として書き込まれる。１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。
バースト制御部３Ａには、レイテンシカウンタ書込部３７Ａがある。レイテンシカウンタ書込部３７Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。レイテンシカウンタ書込部３７Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値をファーストレイテンシカウンタ３４Ａに対して計数の初期値として書き込む。
バースト制御部３Ａには、有効データレジスタ書込部３８Ａがある。有効データレジスタ書込部３８Ａは、バースト読み出し開始時に、或いは、後述するデータカウンタ書込部３９Ａが有効データレジスタ３２Ａからデータ計数初期値を読み込んだ時に、データ計数初期値の算出を開始し、算出が完了した時点で算出したデータ計数初期値を有効データレジスタ３２Ａに書き込む。有効データレジスタ書込部３８Ａは、バースト読み出しの開始時の最初のメモリアクセスにおいては最初の１６ワード境界までの有効データの数（図１９の「境界前」に示される値）から「１」減算した値（データ計数初期値）を算出し、算出結果を有効データレジスタ３２Ａに書き込む。有効データレジスタ書込部３８Ａは、最初の１６ワード境界を越えた後のメモリアクセスにおいては１回のメモリアクセスでメモリセルアレイ６から読み出される有効データの数（固定値「８」）から「１」減算した値（データ計数初期値）を算出し、算出結果を有効データレジスタ３２Ａに書き込む。
つまり、有効データレジスタ書込部３８Ａは、開始アドレスの下位４ビットを夫々反転して、その結果をデータ計数値とする。例えば、開始アドレスの下位４ビットが「６」（０（最上位ビット）、１（３ビット目）、１（２ビット目）、０（最下位ビット））のとき、これを反転して「１００１」（９）を求め、求めた「９」をデータ計数初期値として有効データレジスタ３２Ａに書き込む。
それ以降、有効データレジスタ書込部３８Ａは、固定値「７」をデータ計数初期値とし、有効データレジスタ３２Ａに書き込む。
バースト制御部３Ａには、データカウンタ書込部３９Ａがある。データカウンタ書込部３９Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、データカウンタ書込３９Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。
データカウンタ書込部３９Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値を読み込み、読み込んだデータ計数初期値をデータカウンタ３５Ａに対して計数の初期値として書き込む。
データカウンタ書込部３９Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「１」および「０」の何れかであって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値を読み込み、読み込んだデータ計数初期値をデータカウンタ３５Ａに対して計数の初期値として書き込む。
バースト制御部３Ａには、境界カウンタ書込部４０Ａがある。境界カウンタ書込部４０Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、境界カウンタ書込部４０Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。
境界カウンタ書込部４０Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
境界カウンタ書込部４０Ａは、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「１」および「０」のいずかであって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、また、データカウンタの計数値が「８」であるときに１６Ｗ境界カウンタ３６の計数値が「２」以上であれば１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて計数値が「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
バースト制御部３Ａには、アドレス変化検出部４１Ａがある。アドレス変化検出部４１Ａは、バーストアドレスＢＡＤの変化を検出して、ワンショットのパルスを生成して、検出信号ＤＴとして出力する。検出信号ＤＴは、ＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに供給される。
バースト制御部３Ａには、ページラッチ信号生成部４２Ａがある。ページラッチ信号生成部４２Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して動作を行う。また、ページラッチ信号生成部４２Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。 ページラッチ信号生成部４２Ａは、バーストアドレスの開始時に、最初のメモリアクセスによりメモリセルアレイ６から読み出されてセンスデータラッチ９Ａから出力されているワードデータをページラッチ部１０−０〜１０−３から出力するために、ページラッチ信号ＰＬ０〜ＰＬ３の全てを「Ｈ」レベルにしてページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）をスルー状態にし、メモリアクセスが完了してメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９Ａから出力されるようになった後であって、次のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力されるようになる前に、ページラッチ信号ＰＬ０〜ＰＬ３の全てを「Ｌ」レベルにしてセンスデータラッチ９が出力しているワードデータをラッチ（保持）する。
本実施の形態においては、ページラッチ信号生成部４２Ａは、動作期間の場合に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を全て「Ｈ」レベルに立ち上げる。このページラッチ信号ＰＬ０〜ＰＬ３の立ち上げに対して、ページラッチ信号生成部４２Ａは、ファーストレイテンシカウンタ３４の計数値のデクリメント処理が行われて「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を全て「Ｌ」レベルに立ち下げる（「Ｈ」レベルから「Ｌ」レベルにする）。
上述したように、ページラッチ１０Ａは互いに独立してイネーブル状態になる、２ワード単位でラッチを行う４つのページラッチ部１０−０〜１０−３から構成されているため、ページラッチ１０Ａは８ワードデータをラッチすることができる。スタートアドレスの下位４ビットが「０」と「１」、「２」と「３」、「４」と「５」、「６」と「７」の夫々は、最初の１６ワード境界前の２回目のメモリアクセスの有効データの数が「８」、「６」、「４」、「２」である。このため、スタートアドレスの下位４ビットが「２」〜「８」の場合、最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイ６から読み出されページラッチ１０Ａに保持されている有効データのバースト出力中であっても、下位４ビットが「２」、「３」の場合にはページラッチ部１０−１〜１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−１〜１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ２３〜ＳＬＤ６７）に書き換えても有効データが損なわれることがない。また、下位４ビットが「４」、「５」の場合にはページラッチ部１０−２〜１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−２〜１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ４５〜ＳＬＤ６７）に書き換えても有効データが損なわれることがない。さらに、下位４ビットが「６」、「７」の場合にはページラッチ部１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ６７）に書き換えても有効データが損なわれることがない。ただし、下位４ビットが「０」、「１」の場合にも、ページラッチ部１０−０〜１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−０〜１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ０１〜ＳＬＤ６７）に書き換えても有効データが損なわれることがない。
したがって、ページラッチ信号生成部４２Ａは、最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイ６から読み出された有効データのバースト出力中に（下位４ビットが「０」、「１」の場合にはバースト出力が終了した後に）、最初の１６ワード境界前の２回目のメモリアクセスによりメモリセルアレイ６から読み出されてセンスデータラッチ９Ａから出力されているワードデータをページラッチ部１０−０〜１０−３に書き込むために、センスデータラッチ９Ａから出力されている有効データが書き込まれることになるページラッチ部（該当ページラッチ部）で保持されている有効データの全てがページセレクタ１１に選択された後に該当ページラッチ部に入力されるページラッチ信号を「Ｈ」レベルにして該当ページラッチ部をスルー状態にする。その後に、該当ページラッチ部で保持されている有効データの全てがページセレクタ１１により選択された後でかつ最初の１６ワード境界前の２回目のメモリアクセスが完了してメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９Ａから出力されるようになった後であって、最初の１６ワード境界前の２回目のメモリアクセスの次のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力されるようになる前に「Ｈ」レベルにしたページラッチ信号を「Ｌ」レベルにしてセンスデータラッチ９Ａが出力しているワードデータをラッチ（保持）する。
本実施の形態においては、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「８」であるときに１６Ｗ境界カウンタ３６Ａの計数値が「２」以上であれば、ページラッチ立ち上げ信号を「１」にし、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「２」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ワードデータの書き換えを行うページラッチ部に入力するページラッチ信号を立ち上げる。このページラッチ信号の立ち上げに対して、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して立ち上げたページラッチ信号を立ち下げる。
また、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「０」および「１」の何れかでデータカウンタ３５Ａの計数値が「９」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ワードデータの書き込みを行うページラッチ部に入力するページラッチ信号を立ち上げる。このページラッチ信号の立ち上げに対して、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値のデクリメント処理が行われて「８」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる。
また、最初の１６ワード境界を越えた後のメモリアクセスでは、１回のメモリアクセスでメモリセルアレイ６から読み出される有効データの数が固定値の「８」であり、ページラッチ１０Ａで保持することができる最大数であるので、ページラッチ１０Ａのページラッチ部１０−０〜１０−３の一部のみの書き換えを行わずに、ページラッチ部１０−０〜１０−３の書き換えを同じタイミングで行う。
ページラッチ信号生成部４２Ａは、現在ページラッチ１０Ａから出力されている有効データの全てがページセレクタ１１により選択されて、現在ページラッチ１０Ａから出力されている有効データをメモリセルアレイ６から読み出したメモリアクセス（第１対象メモリアクセスという）の次のメモリアクセス（第２対象メモリアクセスという）によりメモリセルアレイ６から読み出されてセンスデータラッチ９Ａから出力されているワードデータをページラッチ部１０−０〜１０−３に書き込むために、現在ページラッチ１０Ａで保持されている有効データの全てがページセレクタ１１に選択された後にページラッチ信号ＰＬ０〜ＰＬ３の全てを「Ｈ」レベルにしてページラッチ部１０−０〜１０−３の全てをスルー状態にする。その後に、現在ページラッチ１０Ａで保持されている有効データの全てがページセレクタ１１に選択された後でかつ第２対象メモリアクセスが完了してメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９Ａから出力されるようになった後であって、第２対象メモリアクセスの次のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力されるようになる前に「Ｈ」レベルにしたページラッチ信号ＰＬ０〜ＰＬ３の全てを「Ｌ」レベルにしてセンスデータラッチ９Ａが出力しているワードデータをラッチ（保持）する。
本実施の形態においては、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」または「１」の何れかで１６Ｗ境界カウンタ３６Ａの計数値が「２」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３の全てを立ち上げる。このページラッチ信号ＰＬ０〜ＰＬ３の立ち上げに対して、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３の全てを立ち下げる。
または、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「０」および「１」の何れかでデータカウンタ３５Ａの計数値が「１」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３の全てを立ち上げる。このページラッチ信号ＰＬ０〜ＰＬ３の立ち上げに対して、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値のデクリメント処理が行われて「０」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３の全てを立ち下げる。
ここで、ページラッチ信号生成部４２Ａがデータカウンタ３５Ａの計数値「８」に関係して立ち上げ、立ち下げるページラッチ信号ＰＬ０〜ＰＬ３について示す。
開始アドレスの下位４ビットが「００００」、「０００１」である場合、ページラッチ信号生成部４２Ａは、全てのページラッチ信号ＰＬ０〜ＰＬ３の立ち上げ、立ち下げを行う。
開始アドレスの下位４ビットが「００１０」、「００１１」である場合、ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ１〜ＰＬ３の立ち上げ、立ち下げを行うが、ページラッチ信号ＰＬ０の立ち上げ、立ち下げを行わない。
開始アドレスの下位４ビットが「０１００」、「０１０１」である場合、ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ２〜ＰＬ３の立ち上げ、立ち下げを行うが、ページラッチ信号ＰＬ０〜ＰＬ１の立ち上げ、立ち下げを行わない。
開始アドレスの下位４ビットが「０１１０」、「０１１１」である場合、ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ３の立ち上げ、立ち下げを行うが、ページラッチ信号ＰＬ０〜ＰＬ２の立ち上げ、立ち下げを行わない。
バースト制御部３Ａには、ページコントロール信号生成部４３Ａがある。ページコントロール信号生成部４３Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、ページコントロール信号生成部４３Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。
ページコントロール信号生成部４３Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、開始アドレスの下位３ビットをページコントロール信号ＰＣの初期値として読み込む。そして、ページコントロール信号生成部４３Ａは、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページコントロール信号ＰＣを「１」インクリメントし、インクリメント後の値を新たなページコントロール信号ＰＣとして出力する。
ページコントロール信号生成部４３Ａは、初期値を読み込んだ後に動作を停止し（動作期間にかかわらず）、ファーストレイテンシカウンタ３４Ａの計数値が「１」になると動作を開始する。また、ページコントロール信号生成部４３Ａは、データカウンタ３５の計数値が「１」のときに１６Ｗ境界カウンタ３６Ａの計数値が「３」以上であれば動作を停止し（動作期間にかかわらず）、その後に１６Ｗ境界カウンタ３６Ａの計数値が「２」になると動作を開始する。
バースト制御部３には、ウェイト信号生成部４４がある。ウェイト信号生成部４４Ａは、内部クロックＣＬＫと同期して動作を行う場合、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、ウェイト信号生成部４４Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。
ウェイト信号生成部４４Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。このウェイト信号ＷＡＩＴの立ち上げに対して、ウェイト信号生成部４４Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」になって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
また、ウェイト信号生成部４４Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「２」以上であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。このウェイト信号ＷＡＩＴの立ち上げに対して、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
さらに、ウェイト信号生成部４４Ａは、クロックイネーブル信号ＣＬＫＥＮの立ち下がりに同期してウェイト信号ＷＡＩＴを立ち上げ、その後、クロックイネーブル信号ＣＬＫＥＮの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
バースト制御部３Ａは、図示しない、同期／非同期セレクト信号ＳＥＬ、およびアウトプットコントロール信号ＯＰＣの生成を行う。また、バースト制御部３Ａは、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、１６Ｗ境界信号を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、データカウンタ３５Ａの計数値のデクリメント処理が行われて「１」となった場合に入力される内部クロックＣＬＫの立ち上がりに同期して、１６Ｗ境界信号を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。
以下、上述した本実施の形態のフラッシュメモリのバースト読み出しの動作について図面を参照しつつ説明する。
図１５は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合における、本実施の形態の各回路の動作のタイミングチャートを示している。
時刻ｔ１０１において、入力バッファ１がチップイネーブル信号ＣＥＢ及びアドレスバリッド信号ＡＤＶＢが「Ｈ」レベルから「Ｌ」レベルに遷移することにより、アドレスラッチ信号ＡＬＡＴを立ち上げ、立ち上げた後の次の内部クロックＣＬＫの立ち上がりに同期してアドレスラッチ信号ＡＬＡＴを立ち下げる。
時刻ｔ１０２において、アドレスカウンタ３３Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、「３〜２２ビット」が示す上位アドレスを、計数の初期値として書き込まれ、バーストアドレスＢＡＤとして出力する。このバーストアドレスＢＡＤに基づき、センスアンプ７によりセンスされてメモリデータＭＤがセンスデータラッチ９Ａに出力される。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（アクセス時間に相当する時間）遅延させられ、時刻ｔ１６２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」、「Ｄ１５」をセンスラッチデータＳＬＤ（センスラッチデータＳＬＤ６７）として出力する。
時刻ｔ１０２において、レイテンシカウンタ書込部３７Ａは、ファーストレイテンシのクロックサイクルを計数するために、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、ファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」をファーストレイテンシカウンタ３４Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、上記の動作期間の場合に入力される内部クロックの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ０を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックの立ち上がりに同期して、開始アドレスの下位３ビット「１１０」をページコントロール信号ＰＣの初期値として読み込み、「Ｐ６」をページコントロール信号ＰＣとし、動作を停止する（計数を行わない状態）。
ウェイト信号生成部４４Ａは、上記の動作期間の場合に入力される内部クロックの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
バースト制御部３Ａは、アクセス開始の際の最初の１６ワード境界前におけるアクセスであることを示す１６ワード境界信号を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
時刻ｔ１０３から時刻１０６にかけて、ファーストレイテンシカウンタ３４Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」）、計数値が「１」になる。
ページコントロール信号生成部４３Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」になると動作を開始する（計数を行う状態）。
時刻ｔ１０７において、ファーストレイテンシカウンタ３４Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。
アドレスカウンタ３３Ａは、最初のメモリアクセスが完了しているので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ１７２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。
時刻ｔ１０７において、データカウンタ書込部３９Ａは、最初の１６ワード境界前の有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「１」を読み込み、読み込んだデータ計数初期値「１」をデータカウンタ３５Ａに対して計数の初期値として書き込む。
境界カウンタ書込部４０Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、ファーストレイテンシカウンタ３４の計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０２において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−３は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤ６７をラッチし、「Ｄ１４」、「Ｄ１５」をページラッチデータＰＬＤ６７として出力する。なお、ページラッチ部１０−０〜１０−２によってラッチされ出力されるページラッチデータＰＬ０１〜ＰＬ４５は無効なデータ（外部にバースト出力する必要がないデータ）である。
出力ラッチ１２Ａは、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１４」：下位４ビット「Ｅ」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。ページコントロール信号生成部４３Ａは、データカウンタ３５Ａの計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「３」以上の「５」であるので動作を停止する（計数を行わない状態）。
これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ１５」を選択して、「Ｄ１５」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
時刻ｔ１０８において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。また、１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１４」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されている「Ｄ１５」のページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
バースト制御部３Ａは、データカウンタ３５Ａの計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０２において立ち上げた１６ワード境界信号を立ち下げる。これにより、以降、バーストアドレスが「１」インクリメントされるタイミングにおいてもファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を新たに１６Ｗ境界カウンタ３６Ａに書き込まれることがなくなる。
時刻ｔ１０９において、ウェイト信号生成部４４Ａは、データカウンタ３５Ａの計数値が「０」で１６ワード境界カウンタ３６Ａの計数値が「２」以上の「４」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了していないので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１５」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
時刻ｔ１１０において、１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「２」にする。ページコントロール信号生成部４３Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「２」になったので動作を開始する（計数を行う状態）。
時刻ｔ１１１において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「２」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１６」をページデータＰＤとして出力する。
時刻ｔ１１２において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａは計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ１８２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ２４」〜「Ｄ３１」をセンスラッチデータＳＬＤ（センスラッチデータＳＬＤ０１〜ＳＬＤ６７）として出力する。
時刻ｔ１１２において、データカウンタ書込部３９Ａは、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１１１において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ１６」および「Ｄ１７」、「Ｄ１８」および「Ｄ１９」、「Ｄ２０」および「Ｄ２１」、「Ｄ２２」および「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０９において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
時刻ｔ１１３〜ｔ１１９にかけて、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されているデータ（「Ｄ１６」〜「Ｄ２２」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ１７」〜「Ｄ２３」）。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期させ、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ２」〜「Ｐ７」、「Ｐ０」）。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ１８」〜「Ｄ２４」）。
時刻ｔ１１９において、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６の計数値が「０」でデータカウンタ３５Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
時刻ｔ１２０において、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。
時刻ｔ１２０において、データカウンタ書込部３９Ａは、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値のデクリメント処理が行われて「０」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１１９において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ２４」および「Ｄ２５」、「Ｄ２６」および「Ｄ２７」、「Ｄ２８」および「Ｄ２９」、「Ｄ３０」および「Ｄ３１」をページラッチデータＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７として出力する。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ２３」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ２４」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−１〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ２５」を選択して、「Ｄ２５」をページデータＰＤとして出力する。
以降の時刻ｔ１２１、ｔ１２２、ｔ１２３、・・・において、順次時刻ｔ１１３、ｔ１１４、ｔ１１５、・・・と同様の処理が繰り返し行われる。
図１６は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合における、本実施の形態の各回路の動作のタイミングチャートを示している。
時刻ｔ２０１〜ｔ２０６、およびｔ２６２において、図１４において説明した時刻ｔ１０１〜ｔ１０６、およびｔ１６２と同様の動作が行われる。
時刻ｔ２０７において、ファーストレイテンシカウンタ３４Ａは計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３Ａは、最初のメモリアクセスが完了しているので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ２７２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」〜「Ｄ１５」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。
また、時刻ｔ２０７において、データカウンタ書込部３９Ａは、最初の１６ワード境界前の有効データ、つまり、下位４ビットが「６」なので最初の１６ワード境界前の1回目のメモリアクセスで読み出される有効データと２回目のメモリアクセスで読み出される有効データ、の出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「９」を読み込み、読み込んだデータ計数初期値「９」をデータカウンタ３５Ａに対して計数の初期値として書き込む。
境界カウンタ書込部４０Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０２において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ８」および「Ｄ９」、「Ｄ１０」および「Ｄ１１」、「Ｄ１２」および「Ｄ１３」、「Ｄ６」および「Ｄ７」をページラッチデータＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７として出力する。
出力ラッチ１２Ａは、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ６」：下位４ビット「６」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ７」を選択して、「Ｄ７」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間のある場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
時刻ｔ２０８において、データカウンタ３５Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「８」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ６」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ７」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ８」を選択して、「Ｄ８」をページデータＰＤとして出力する。
時刻ｔ２０９において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「２」以上の「４」であるので、ページラッチ立上信号を「１」にする。
時刻ｔ２０９、ｔ２１０において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「８」→「７」→「６」）、計数値が「６」になる。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して計数値を「１」デクリメントし（「４」→「３」→「２」）、計数値が「２」になる。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されているデータ（「Ｄ７」、「Ｄ８」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ８、Ｄ９）。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ１、Ｐ２）。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ９、Ｄ１０）。
時刻ｔ２１１において、ページラッチ信号生成部４２Ａは、ページラッチ立上信号が「１」であり、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「２」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データを保持することになるページラッチ部１０−３に、最初の１６ワード境界前の１回目のメモリアクセスで読み出され保持されていた有効データが既にバースト出力されて不要になっており、スタートアドレスの下位４ビットが「６」であるため、ページラッチ信号ＰＬ３のみを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）とともに、ページラッチ立上信号を「０」にする。なお、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままである。
データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「５」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１０」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ２」から「Ｐ３」にインクリメントし、「Ｐ３」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ３」）に対応する「Ｄ１１」を選択して、「Ｄ１１」をページデータＰＤとして出力する。
時刻ｔ２１２において、ページラッチ信号生成部４２Ａは、未出力の有効データを保持しているページラッチ部以外のページラッチ部で最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データを保持可能になっており、最初の１６ワード境界前の２回目のメモリアクセスが完了して読み出されたメモリデータがセンスデータラッチ１０Ａから出力されているので、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２１１において立ち上げたページラッチ信号ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルにする。）。これにより、ページラッチ部１０−３は、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ６７をラッチし、「Ｄ１４」〜「Ｄ１５」をページラッチデータＰＬＤ６７として出力する。なお、時刻ｔ２１２、ｔ２１３において、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままであるため、ページラッチデータＰＬＤ０１は「Ｄ８」および「Ｄ９」、ページラッチデータＰＬＤ２３は「Ｄ１０」および「Ｄ１１」、ページラッチデータＰＬＤ４５は「Ｄ１２」および「Ｄ１３」のままである。
アドレスカウンタ３３Ａは、バースト出力する必要のある有効データ数が８未満になっており、かつ、メモリアクセスが完了しているので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ２８２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。
時刻ｔ２１２において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
境界カウンタ書込部４０Ａは、１６ワード境界信号が「Ｈ」レベルであるので、メモリアクセスに必要なクロックサイクルを計数するために、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて計数値が「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１０」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１１」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ３」から「Ｐ４」にインクリメントし、「Ｐ４」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ４」）に対応する「Ｄ１２」を選択して、「Ｄ１２」をページデータＰＤとして出力する。
時刻ｔ２１３〜時刻ｔ２１６において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」）、計数値が「１」になる。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されているデータ（「Ｄ１１」〜「Ｄ１４」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ１２〜Ｄ１５）。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ５〜Ｐ７、Ｐ０）。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ１３〜Ｄ１６）。
時刻ｔ２１６において、バースト制御部３Ａは、データカウンタ３５Ａの計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０２において立ち上げた１６ワード境界信号を立ち下げる。これにより、以降、バーストアドレスが「１」インクリメントされるタイミングにおいてもファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を新たに１６Ｗ境界カウンタ３６Ａに書き込まれることがなくなる。
ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「１」で１６Ｗ境界カウンタ３６Ａの計数値が「２」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
時刻ｔ２１７において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６は計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。
時刻ｔ２１７において、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２１６において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ１６」および「Ｄ１７」、「Ｄ１８」および「Ｄ１９」、「Ｄ２０」および「Ｄ２１」、「Ｄ２２」および「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１５」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
以降、図１５の時刻ｔ１１３以降と同様の動作が行われる。
図１７は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「７」の場合における、本実施の形態の各回路の動作のタイミングチャートを示している。
時刻ｔ３０１〜ｔ３０６、およびｔ３６２において、図１５において説明した時刻ｔ１０１〜ｔ１０６、およびｔ１６２と同様の動作が行われる。
時刻ｔ３０７において、ファーストレイテンシカウンタ３４Ａは計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３Ａは、最初のメモリアクセスが完了しているので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ３７２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」〜「Ｄ１５」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。
また、時刻ｔ３０７において、データカウンタ書込部３９Ａは、最初の１６ワード境界前の有効データ、つまり、下位４ビットが「７」なので最初の１６ワード境界前の１回目のメモリアクセスで読み出される有効データと２回目のメモリアクセスで読み出される有効データ、の出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「８」を読み込み、読み込んだデータ計数初期値「８」をデータカウンタ３５Ａに対して計数の初期値として書き込む。
境界カウンタ書込部４０Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３０２において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ８」および「Ｄ９」、「Ｄ１０」および「Ｄ１１」、「Ｄ１２」および「Ｄ１３」、「Ｄ７」をページラッチデータＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７として出力する。なお、有効データのみ記載している。
出力ラッチ１２Ａは、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ７」：下位４ビット「７」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ８」を選択して、「Ｄ８」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３０２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
時刻ｔ３０７において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「３」以上の「５」であるので、ページラッチ立上信号を「１」にする。
時刻ｔ３０８において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「７」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ７」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ８」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ９」を選択して、「Ｄ９」をページデータＰＤとして出力する。
時刻ｔ３０９、ｔ３１０において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」）、計数値が「５」になる。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して計数値を「１」デクリメントし（「４」→「３」→「２」）、計数値が「２」になる。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されているデータ（「Ｄ８」、「Ｄ９」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ９、Ｄ１０）。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ２、Ｐ３）。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ１０、Ｄ１１）。
時刻ｔ３１１において、ページラッチ信号生成部４２Ａは、ページラッチ立上信号が「１」であり、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「２」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データを保持することになるページラッチ部１０−３に、最初の１６ワード境界前の１回目のメモリアクセスで読み出され保持されていた有効データが既にバースト出力されて不要になっており、スタートアドレスの下位４ビットが「７」であるため、ページラッチ信号ＰＬ３のみを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）とともに、ページラッチ立上信号を「０」にする。なお、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままである。
データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１０」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１１」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ３」から「Ｐ４」にインクリメントし、「Ｐ４」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ４」）に対応する「Ｄ１２」を選択して、「Ｄ１２」をページデータＰＤとして出力する。
時刻ｔ３１２において、ページラッチ信号生成部４２Ａは、未出力の有効データを保持しているページラッチ部以外のページラッチ部で最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データを保持可能になっており、最初の１６ワード境界前の２回目のメモリアクセスが完了して読み出されたメモリデータがセンスデータラッチ１０Ａから出力されているので、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３１１において立ち上げたページラッチ信号ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルにする。）。これにより、ページラッチ部１０−３は、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ６７をラッチし、「Ｄ１４」〜「Ｄ１５」をページラッチデータＰＬＤ６７として出力する。なお、時刻ｔ３１２、ｔ３１３において、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままであるため、ページラッチデータＰＬＤ０１は「Ｄ８」および「Ｄ９」、ページラッチデータＰＬＤ２３は「Ｄ１０」および「Ｄ１１」、ページラッチデータＰＬＤ４５は「Ｄ１２」および「Ｄ１３」のままである。
アドレスカウンタ３３Ａは、バースト出力する必要のある有効データ数が８未満になっており、かつ、メモリアクセスが完了しているので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ３８２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。
時刻ｔ３１２において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。
境界カウンタ書込部４０Ａは、１６ワード境界信号が「Ｈ」レベルであるので、メモリアクセスに必要なクロックサイクルを計数するために、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて計数値が「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１１」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１２」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ４」から「Ｐ５」にインクリメントし、「Ｐ５」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ５」）に対応する「Ｄ１３」を選択して、「Ｄ１３」をページデータＰＤとして出力する。
時刻ｔ３１３〜時刻ｔ３１４において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「３」→「２」→「１」）、計数値が「１」になる。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」）、計数値が「３」になる。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されているデータ（「Ｄ１２」、「Ｄ１３」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ１３〜Ｄ１４）。
時刻ｔ３１３〜時刻ｔ３１４において、ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ６、Ｐ７）。ページコントロール信号生成部４３Ａは、データカウンタ３５Ａの計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「３」以上の「３」であるので動作を停止する（計数を行わない状態）。
これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ１４〜Ｄ１５）。
時刻ｔ３１５において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「０」になる。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「２」になる。ページコントロール信号生成部４３Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「２」になったので動作を開始する（計数を行う状態）。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１４」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ１５）。
バースト制御部３Ａは、データカウンタ３５Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３０２において立ち上げた１６ワード境界信号を立ち下げる。これにより、以降、バーストアドレスが「１」インクリメントされるタイミングにおいてもファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を新たに１６Ｗ境界カウンタ３６Ａに書き込まれることがなくなる。
時刻ｔ３１６において、１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「１」になる。
ウェイト信号生成部４４Ａは、データカウンタ３５Ａの計数値が「０」で１６ワード境界カウンタ３６Ａの計数値が「２」以上の「２」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了していないので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「２」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１５」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１６」をページデータＰＤとして出力する。
時刻ｔ３１７において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６は計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。
時刻ｔ３１７において、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３１６において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ１６」および「Ｄ１７」、「Ｄ１８」および「Ｄ１９」、「Ｄ２０」および「Ｄ２１」、「Ｄ２２」および「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
以降、図１５の時刻ｔ１１３以降と同様の動作が行われる。
上記において、基本的動作を説明した本実施の形態のフラッシュメモリにおいてサスペンドが発生した場合の動作について図１８を参照しつつ説明する。図１８は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｃ（１２）」の場合における、従来例の各回路の動作のタイミングチャートを示している。ただし、サスペンドが発生していない期間は上述した動作と同様であることから、ここでは、サスペンド期間の動作について説明する。
時刻ｔ４２１において、アウトプットイネーブル信号ＯＥＢが立ち上がると（「Ｌ」レベルから「Ｈ」レベルに遷移する）と（サスペンドの発生）、時刻ｔ４０８において、入力バッファ１は内部クロックＣＬＫの立ち上がりに同期して、クロックイネーブル信号ＣＬＫＥＮを立ち下げる（「Ｈ」レベルから「Ｌ」レベルに遷移させる）。
また、ウェイト信号生成部４４Ａは、クロックイネーブル信号ＣＬＫＥＮの立ち下がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。
時刻ｔ４０８において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「２」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１２」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１３」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ５」から「Ｐ６」にインクリメントし、「Ｐ６」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ６」）に対応する「Ｄ１４」を選択して、「Ｄ９」をページデータＰＤとして出力する。
時刻ｔ４２２において、アウトプットイネーブル信号ＯＥＢが立ち下がる（「Ｈ」レベルから「Ｌ」レベルに遷移する）と、時刻ｔ４０９において、入力バッファ１は入力される内部クロックＣＬＫの立ち上がりに同期して、クロックイネーブル信号ＣＬＫＥＮを立ち上げる（「Ｌ」レベルから「Ｈ」レベルに遷移させる）。
また、ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち下げる。
なお、ファーストレイテンシの期間中にサスペンドが発生した場合も、上述した通り、ファーストレイテンシカウンタ３４Ａがクロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとにかかわらず動作するため、本実施の形態のファーストレイテンシカウンタ３４Ａがサスペンド期間中であってもメモリアクセスのアクセス時間に対応したクロックサイクル数を計数していることになり、ファーストレイテンシカウンタ３４Ａの計数値は実際にメモリアクセスが完了する時点のクロックサイクル数と指し示すことになる。
時刻ｔ４０９、ｔ４１０において、データカウンタ３５Ａは、上記の停止期間の場合に入力される内部クロックＣＬＫの立ち上がり（クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり）であるので、入力される内部クロックＣＬＫの立ち上がりに同期した計数値を「１」デクリメントする処理を行わず、計数値は「２」のままである。
１６Ｗ境界カウンタ３６Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとにかかわらず動作するので、入力される内部クロックＣＬＫの立ち上がりに同期して計数値を「１」デクリメントし（「４」→「３」→「２」）、計数値が「２」になる。つまり、本実施の形態の１６Ｗ境界カウンタ３６Ａはサスペンド期間中であってもメモリアクセスのアクセス時間に対応したクロックサイクル数を計数していることになり、１６Ｗ境界カウンタ３６Ａの計数値は実際にメモリアクセスが完了する時点のクロックサイクル数と指し示すことになる。
また、ページコントロール信号生成部４３は、上記の停止期間の場合に入力される内部クロックＣＬＫの立ち上がり（クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり）に同期したページコントロール信号を「１」インクリメントする動作を行わず、ページコントロール信号ＰＣは「Ｐ６」のままである。
なお、ファーストレイテンシの期間中にサスペンドが発生した場合も、上述した通り、ファーストレイテンシカウンタ３４Ａがクロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとにかかわらず動作するため、本実施の形態のファーストレイテンシカウンタ３４Ａがサスペンド期間中であってもメモリアクセスのアクセス時間に対応したクロックサイクル数を計数していることになり、ファーストレイテンシカウンタ３４Ａの計数値は実際にメモリアクセスが完了する時点のクロックサイクル数と指し示すことになる。
時刻ｔ４０９において、出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１３」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、出力バッファラッチ１２Ｂから出力されているデータ「Ｄ１２」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
時刻ｔ４１０において、出力ラッチ１２Ａは、出力バッファラッチ１２Ｂから出力されているデータ「Ｄ１３」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
時刻ｔ４１１において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
出力バッファラッチ１２Ｂは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１４」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１４」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ１５」を選択して、「Ｄ１３」をページデータＰＤとして出力する。
時刻ｔ４１２において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１４」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１５」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１３」をページデータＰＤとして出力する。
また、ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ０〜ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
このように、ファーストレイテンシカウンタ３４Ａや１６Ｗ境界カウンタ３６Ａがサスペンド期間中であっても動作してクロックサイクル数を計数することになるので、従来例において説明したフラッシュメモリの場合のように、実際のメモリアクセスが完了しているにもかかわらず、見かけ上はメモリアクセスが完了せずにメモリアクセスの完了を待つというようなことがなく、高速なバースト読み出しを実現することができる。
上述した本実施の形態のフラッシュメモリにおけるサスペンドが発生しない場合の各組合わせ（下位アドレスとファーストレイテンシとの組合わせ）における最初の１６ワード境界において発生する境界前ウェイトサイクルのサイクル数を図１９に示す。図１９は本実施の形態のフラッシュメモリにおける１６ワード境界前のウェイトサイクル数を示す図である。
図１９に示すように、開始アドレスの下位４ビットの夫々に対して、有効データ数と最初の１６ワード境界におけるウェイトサイクル数（図においては１６ワード境界ウェイトサイクル数と記載）を示している。
有効データ数に関して、「１ｓｔ」は最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイから読み出される有効データの数であり、「２ｎｄ」は最初の１６ワード境界前の２回目のメモリアクセスでメモリセルアレイから読み出される有効データの数である。
また、「境界前」は、開始アドレスの下位４ビットが「０」から「７」の場合には、「１ｓｔ」のメモリアクセス（最初の１６境界前の１回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数と「２ｎｄ」のメモリアクセス（最初の１６境界前の２回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数との和であり、下位４ビットが「８」から「Ｆ（１５）」の場合には「１ｓｔ」のメモリアクセス（最初の１６境界前の１回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数ということになる。
ｗａｉｔに続く数字はファーストレイテンシのクロックサイクル数であり、例えば「ｗａｉｔ８」はファーストレイテンシのクロックサイクル数が８であることを示している。
図１９に示されると通り、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合（図１５）、１６ワード境界ウェイトサイクル数は「３」である。また、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合（図１６）、１６ワード境界ウェイトサイクル数は「０」である。さらに、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「８」の場合（図１７）、１６ワード境界ウェイトサイクル数は「１」である。
例えば、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合（図図１６の場合）は、１６ワード境界ウェイトサイクル数は「０」であり、従来のフラッシュメモリの１６ワード境界ウェイトサイクル数「３」（図１０参照）に比較して、１６ワード境界ウェイトサイクル数が減少していることが分かる。
これは、ページラッチ１０Ａを４つのページラッチ部１０−０〜１０−３に分割し、各ページラッチ部１０−０〜１０−３単位で書き込み処理を独立して（個別に）行うようにしたことにより、ページラッチ１０Ａ全体で保持している有効データのバースト出力を待つことなしに、バースト出力の完了したページラット部１０−０〜１０−３のみの書き換えが可能になったことにより得られる効果である。これにより、次のメモリアクセスの開始を早くすることができ、バースト読み出しの高速化が実現される。
以上説明した本実施の形態によれば、サスペンド発生時（アウトプットイネーブル信号ＯＥＢの立ち上がり時）のクロックイネーブル信号ＣＬＫＥＮの立ち下がりを、従来例で説明したフラッシュメモリではアウトプットイネーブル信号ＯＥＢの立ち上がりに同期させていた（内部クロックＣＬＫとは非同期）のを、アウトプットイネーブル信号ＯＥＢが立ち上がり後の内部クロックＣＬＫ（上述した実施の形態においては、アウトプットイネーブル信号ＯＥＢが立ち上がり後の最初の内部クロックＣＬＫ）の立ち上がりに同期させるようにした。このように、クロックイネーブル信号ＣＬＫＥＮを内部クロックＣＬＫに同期させるようにしたため、従来例のフラッシュメモリで問題となる可能性のあったサスペンド発生（アウトプットイネーブル信号ＯＥＢの立ち上がり）直後の内部クロックＣＬＫの誤動作が本実施の形態のフラッシュメモリでは発生しないという利点が得られる。
以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。
例えば、従来例において説明した１つのページラッチ信号によりページラッチの書き換えを行うフラッシュメモリに対して、サスペンド発生時（アウトプットイネーブル信号ＯＥＢの立ち上がり時）のクロックイネーブル信号ＣＬＫＥＮの立ち下がりを、アウトプットイネーブル信号ＯＥＢが立ち上がり後の内部クロックＣＬＫ（例えば、アウトプットイネーブル信号ＯＥＢが立ち上がり後の最初の内部クロックＣＬＫ）の立ち上がりに同期させるようにした手法を適用するようにしてもよい。
また、上述した本実施の形態においては、ファーストレイテンシカウンタ３４Ａと１６Ｗ境界カウンタ３６Ａとがクロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとに拘わらず動作するようにしている場合である。これに拘わらず、例えば、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して計数値を「１」デクリメントするようにしてもよい。この場合、サスペンド発生中はメモリアクセスのアクセス時間に対応した時間のクロックサイクル数を計数するファーストレイテンシカウンタや１６Ｗ境界カウンタが停止してしまうために、メモリアクセスの開始を早くすることができるという効果は得られなくなるが、従来例のフラッシュメモリで問題となる可能性のあったサスペンド発生（アウトプットイネーブル信号ＯＥＢの立ち上がり）直後の内部クロックＣＬＫの誤動作が本実施の形態のフラッシュメモリでは発生しないという利点が得られる。
従来のフラッシュメモリの全体構成を示す図。 図１の入力バッファの動作を説明するためのタイミングチャート。 図１の入力バッファの動作を説明するためのタイミングチャート。 図１のフラッシュメモリの構成の一部を示す図。 図４のフラッシュメモリの構成の一部の動作を説明するための図。 図１のフラッシュメモリのバースト制御部の構成を示す図。 図１のフラッシュメモリの動作を説明するためのタイミングチャート。 図１のフラッシュメモリの動作を説明するためのタイミングチャート。 図１のフラッシュメモリの動作を説明するためのタイミングチャート。 図１のフラッシュメモリの境界ウェイトサイクルを示す図。 図１のフラッシュメモリの動作を説明するためのタイミングチャート。 本発明の実施の形態のフラッシュメモリの全体構成を示す図。 図１の入力バッファの動作を説明するためのタイミングチャート。 図１２のフラッシュメモリのバースト制御部の構成を示す図。 図１２のフラッシュメモリの動作を説明するためのタイミングチャート。 図１２のフラッシュメモリの動作を説明するためのタイミングチャート。 図１２のフラッシュメモリの動作を説明するためのタイミングチャート。 図１２のフラッシュメモリの動作を説明するためのタイミングチャート。 図１２のフラッシュメモリの境界ウェイトサイクルを示す図。
符号の説明
１Ａ 入力バッファ
２ アドレスラッチ
３Ａ バースト制御部
４ アドレス制御部
５ デコーダ
６ メモリセルアレイ
７ センスアンプ
８ ＡＴＤ回路
９Ａセンスデータラッチ
１０Ａ ページラッチ
１１Ａ ページセレクタ
１２Ａ 出力ラッチ
１２Ｂ 出力バッファラッチ
１３ セレクタ
１４ データ出力制御部
１５ レディ出力制御部
３３ アドレスカウンタ
３４Ａ ファーストレイテンシカウンタ
３５Ａ データカウンタ
３６Ａ １６Ｗ境界カウンタ
４１Ａ アドレス変化検出部
４２Ａ ページラッチ信号生成部
４３Ａ ページコントロール信号生成部
４４Ａ ウェイト信号生成部

Claims (2)

  1. 外部から入力される先頭アドレスに基づき、マトリクス状に配置されたメモリ素子から読み出したメモリデータを外部クロックに同期させて連続して外部に出力するバースト読み出しの機能を有する半導体メモリであって、
    前記外部クロックと同位相の内部クロックを出力し、
    外部から入力される、前記半導体装置の前記バースト読み出しの機能を有効にするアウトプットイネーブル信号がディセーブルレベルに遷移すると、遷移した後の前記内部クロックの最初の立ち上がりに応じてクロックイネーブル信号を立ち下げ、前記アウトプットイネーブル信号がイネーブルレベルに遷移すると、遷移した後の前記内部クロックの最初の立ち上がりに応じてクロックイネーブル信号を立ち上げる入力バッファと、
    前記メモリ素子をＭ×Ｎ（Ｍ、Ｎはそれぞれ２以上の整数）本の読み出し線毎に分割したブロックと、
    前記ブロック毎に読み出し線に接続されたメモリ素子のメモリデータを読み出すＮ個のセンスアンプと、
    前記Ｎ個のセンスアンプ各々に対して、Ｍ×Ｎ本の読み出し線における何れのＮ本を接続するかの切り替えを行う切替スイッチと、
    前記センスアンプにより、前記読み出し線から読み出されたメモリデータをラッチするセンスデータラッチと、
    複数のページラッチ部に分割され、各ページラッチ部単位でメモリデータの書込処理を行うページラッチと、
    前記ページラッチが出力するメモリデータを選択するページセレクタと、
    前記ページセレクタにより選択されたメモリデータを前記内部クロックの立ち上がりに応じて保持して出力する出力ラッチと、
    前記出力ラッチが出力するメモリデータを前記内部クロックの立ち上がりに応じて保持するバッファ回路と、
    を備え、
    前記出力ラッチは、前記クロックイネーブル信号が立ち下がった後、前記内部クロックの最初の立ち上がりに応じて前記ページセレクタにより選択されたメモリデータに替えて前記バッファ回路が保持するメモリデータを保持し、前記クロックイネーブル信号が立ち上がった後、前記内部クロックの最初の立ち上がりに応じて前記ページセレクタにより選択されたメモリデータに替えて前記バッファ回路が保持するメモリデータを保持することを特徴とする半導体メモリ。
  2. 前記メモリセル素子から読み出されるメモリデータを外部に出力するのに要する時間に対応したクロックサイクル数を計数するデータ計数手段と、
    メモリアクセスに必要なアクセス時間に対応したクロックサイクル数を計数するタイム計数手段と、
    前記データ計数手段の計数結果と前記タイム計数手段の計数結果に基づいて、前記ページラッチの前記書込処理をイネーブルにするページラッチ信号を前記ページラッチに出力するページラッチ信号生成部と、
    前記データ計数手段の計数結果と前記タイム計数手段の計数結果に基づいて、前記ページセレクタの選択処理をイネーブルにするページコントロール信号を前記ページセレクタに出力するページコントロール信号生成部と、
    をさらに有し、
    前記データ計数手段は、前記クロックイネーブル信号が立ち下がったレベルの期間に入力される前記内部クロックの立ち上がり、および前記クロックイネーブル信号が立ち上がったレベルになって最初に入力される内部クロックの立ち上がり、以外の内部クロックの立ち上がりに応じてカウント動作を行い、
    前記ページラッチ信号生成部及び前記ページコントロール信号生成部は、前記クロックイネーブル信号が立ち下がったレベルの期間に入力される前記内部クロックの立ち上がり、および前記クロックイネーブル信号が立ち上がったレベルになって最初に入力される内部クロックの立ち上がり、以外の内部クロックの立ち上がりに応じてそれぞれ前記ページラッチ信号、前記ページコントロール信号を出力することを特徴とする請求項１に記載の半導体メモリ。
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JP5239939B2 (ja) * 2009-02-25 2013-07-17 凸版印刷株式会社 半導体メモリ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118395A (ja) * 1999-10-18 2001-04-27 Nec Corp 半導体記憶装置及びデータの読み出し方法
JP4798843B2 (ja) * 2000-09-01 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置
JP4005909B2 (ja) * 2002-12-26 2007-11-14 スパンション インク 半導体記憶装置、および半導体記憶装置の制御方法
JP4357246B2 (ja) * 2003-09-16 2009-11-04 株式会社ルネサステクノロジ 半導体記憶装置
JP4684561B2 (ja) * 2004-02-13 2011-05-18 凸版印刷株式会社 半導体メモリ

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