CN1790544A - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，其中，为了控制列地址计数器和锁存器块在读取操作时的电流消耗，位于列地址计数器和锁存器块中的延迟单元，根据在写入和读取操作时被使能的信号CASP6和在写入操作时被使能、而在读取操作时失效的信号WT6RD5Z，执行移位操作。因此，可以减少在读取操作时不必要的电流消耗。

Description

半导体存储器装置
技术领域
本发明是关于一种可以减少在读取操作时的电流消耗的半导体存储器装置，尤其是可以减少在读取操作时，消耗在列地址计数器和锁存器的电流的半导体存储器装置。
背景技术
图1为现有技术的DDR SDRAM的结构功能方框图。
控制逻辑10包含命令解码器20和模式寄存器30。时钟使能信号CKEn、时钟信号CK、时钟反相信号/CK、芯片选择信号/CSn、写入使能信号/WE、列地址选通信号/CAS、及行地址选通信号/RAS都被输入到控制逻辑10。此外，方块选择地址BA0、BA1和地址A0到A13，也经由地址寄存器40输入到控制逻辑10。命令解码器20根据输入信号，产生读取、写入和预充电指令等等。模式寄存器30根据输入地址，产生CAS延时值(latency value)和突发长度值(burst length value)。行地址多路复用器60根据输入地址产生行地址，而且也根据从更新计数器50输出的地址产生行地址。
存储体(bank)行地址锁存器和解码器90输出存储体选择信号，用以选择存储体，而且藉由存储体控制逻辑70控制。列解码器130根据输入地址产生行地址。如果列地址计数器和锁存器80接收到地址，则会产生许多用于突发操作(burst operation)的列地址，而且将所产生的列地址提供到列解码器130。列地址计数器和锁存器80也会产生可以将存储体分割为偶数区和奇数区的信号co10。存储体存储器阵行100是由多个存储体所构成的。根据存储体选择信号选取存储体。每一个存储体都是由多个可以根据行地址和列地址选取的单元所组成的。I/O门控DM屏蔽逻辑120可以控制数据输入到存储体。数据写入是根据数据屏蔽信号来控制的。
存储体的数据在感测放大器110放大，然后经由I/O门控DM屏蔽逻辑120，被锁存在读取锁存器140。被锁存在读取锁存器140的数据，根据多路复用器150的操作，转移到驱动器170。该数据会与来自DQS产生器180的DQS数据同步，然后输出到外部芯片组。
来自外部芯片组的数据，与外部的DQS数据同步输入到接收器200。来自接收器200的数据被存储在输入寄存器210中，并且输入到写入FIFO和驱动器190。根据屏蔽信号，来自写入FIFO和驱动器190的数据，经由I/O门控DM屏蔽逻辑120和感测放大器110，写入到对应的单元。另一方面，时钟CLK经由延迟锁相环(DLL)160应用到驱动器170。
因为上述所建构的DDR SDRAM在读取和写入操作时会有突发操作，所以需要列地址计数器。列地址计数器是根据感测放大器读取或写入数据时的时序来操作的。换言之，在读取操作时，列地址计数器是在应用读取指令的时钟处操作。在写入操作时，其是在应用写入指令后的2×tCK之后才操作。如图2所示，这是因为需要1×tCK来对准内部数据。在DDRSDRAM中，写入数据晚于写入指令。如图2所示，其也要求在DQS上升沿被锁存的数据要对准DQS的下降沿。换言之，在DQS的第一上升沿数据D0被锁存，而当数据D1被锁存在DQS的第一下降沿时，数据D0就被对准。在类似的方法下，在DQS的第二上升沿数据D2被锁存，而当在DQS的第二下降沿数据D3被锁存时，数据D2就被对准。因此，数据可以被写入感测放大器的最快时间点就是从写入起的2×tCK之后。因此，在写入操作时，所有的写入指令，存储体地址和列地址，都必须延迟多达2×tCK。在列地址计数器和锁存器80中，提供用以延迟的电路。在已知技术中，即使在读取操作时，该延迟电路也被驱动。因此，会消耗许多功率。
发明内容
因此，本发明是考虑到上述的问题，而且本发明的目的是要提供一种半导体存储器装置，其可以减少在读取操作时，列地址计数器的电流消耗。
为了达成上述的目的，根据本发明，提供一种半导体存储器装置，其包含延迟电路，用以在写入操作时，延迟存储体地址和列地址，其还包含控制器，用以在读取操作时，使延迟电路的操作失效。
附图说明
图1为现有技术的DDR SDRAM的结构功能方框图；
图2为图1的写入时序图；
图3为根据本发明实施例的列地址计数器和锁存器的方框图；
图4为示于图3的延迟单元的详细电路图；
图5为用以说明图3的操作的时序图；
图6为根据本发明另一实施例的列地址计数器和锁存器的方框图；及
图7为用以说明本发明另一实施例的电路图。
具体实施方式
现在，将参考附图，详细说明根据本发明的优选实施例。
图3为根据本发明实施例的列地址计数器和锁存器的方框图。
在读取操作时，控制信号casp6_rd被使能，因此列地址Y-add可以经由旁路单元801提供到计数器804。控制器802根据在写入和读取操作时被使能的信号casp6和在写入操作时被使能、而在读取操作时失效的信号WT6RD5Z，产生一个控制信号。列地址Y-add可以根据控制器802的输出信号提供到延迟单元803或方块电路。延迟单元803将接收的列地址Y-add延迟2×tCK，然后再将延迟的列地址提供到计数器804。
换言之，在本实施例中，延迟单元803在读取操作时并没有被驱动，而是只有在写入操作时被驱动。
图4为示于图3的控制器和延迟单元的详细电路图。现在将参考图5，详细说明控制器和延迟单元的各个操作。
控制器802包含NAND门G1。NAND门G1接收根据示于图5的写入指令WRITE或读取指令READ被使能的信号CASP6和根据写入指令被使能、而根据读取指令被失效的信号WT6RD5Z，作为输入。如果这两个信号CASP6和WT6RD5Z都在逻辑高电平状态，则NAND门G1的输出会变为逻辑低电平状态。如果NAND门G1的输出变为逻辑低电平状态，则反相器G2的输出会变为逻辑高电平状态，因此传输门T1会导通。因此，接收的列地址会经由传输门T1提供到锁存器L1。另一方面，传输门T2到T5是根据在时钟CLK的上升沿被使能的信号clkp4、和藉由反相器G3反相的信号而导通的。经由传输门T1的列地址，藉由锁存器L1到L5和反相器G4，输出到输出端out。换言之，延迟单元803只有在写入操作时才会将输入列地址延迟长达2×tCK，但是在读取操作时，则不执行移位操作。结果，可以显著减少电流消耗。
一般而言，存储器装置，如DDR SDRAM，是由多个列地址计数器和锁存器构成的。此时，上述所建构的控制器可被安装在各方块电路中。
图6为根据本发明另一实施例的列地址计数器和锁存器的方框图。
例如，在256Mb DDR SDRAM的情况下，列地址计数器和锁存器的数量为13。因此，在读取操作时，在每一个列地址计数器和锁存器中的13个延迟单元未必全部都在操作。为了解决这个问题，在图4的实施例中，每一个列地址计数器和锁存器都额外安装控制器。但是，在图6的实施例中，只使用一个控制器控制13个列地址计数器和锁存器块。
如图6所示，13个列地址计数器和锁存器901到913，是根据控制器914的输出casp6dly来控制的。控制器914是由NAND门G5和反相器G6组成，而且接收根据示于图5的写入指令WRITE或读取指令READ被使能的信号CASP6及根据写入指令被使能、而根据读取指令失效的信号WT6RD5Z，作为输入。如果这两个信号CASP6和WT6RD5Z都在逻辑高电平状态，则NAND门G5的输出会变为逻辑低电平状态。如果NAND门G5的输出变为逻辑低电平状态，则反相器G6的输出casp_dly会变为逻辑高电平状态。反相器G6的输出casp_dly会被提供到列地址计器和锁存器901到903。因此，被包含在每一个列地址计数器和锁存器901到903当中，且在读取操作时延迟列地址长达2×tCK的延迟单元的移位操作会被阻止。因此可以减少电流消耗到那样的程度。
图7为用以说明本发明另一实施例的电路图。
在DDR SDRAM的情况下，在写入操作时，存储体行地址和列地址必须延迟长达2×tCK。但是，在和列地址计数器和锁存器块相同的方式，如果用以在读取操作时延迟存储体地址的延迟单元的移位操作被阻止，则可以节省电流消耗。
控制器915是由NAND门G7组成的，而且接收根据示于图5的写入指令WRITE或读取指令READ被使能的信号GASP6及根据写入指令被使能、而根据读取指令失效的信号WT6RD5Z，作为输入。如果这两个信号CASP6和WT6RD5Z都在逻辑高电平状态，则NAND门G7的输出会变为逻辑低电平状态。如果NAND门G7的输出变为逻辑低电平状态，则反相器G10的输出会变成逻辑高电平状态，因此传输门T6会导通。另一方面，传输门T7到T10是根据在时钟CLK的上升沿被使能的信号clkp4、和藉由反相器G8反相的信号clkp14z而导通的。因此，被锁存的存储体地址eat_bk经由传输门T6到T10和锁存器L6到L10被延迟，然后藉由反相器G11输出到输出端out。换言之，延迟单元1000只在写入操作时才会将输入的存储体地址延迟长达2×tck，但是在读取操作时，则不执行移位操作。因此，可以节省电流消耗。
因为256Mb DDR SDRAM有4个存储体，所以需要4个如图7所示的电路。因此，如果在读取操作时，这些电路的移位操作都被阻止，则可以节省电流消耗到那样的程度。
如上所述，根据本发明，可以减少在读取操作时不必要的电流消耗。因此，本发明具有可以使DDR SDRAM以低功率操作的优点。
虽然本发明已参考实施例详细说明如上，但是很显然那些本领域技术人员所做的各种的变化和修正，将不脱离本发明及所附的权利要求的精神和范围。

Claims (19)

1.一种半导体存储器装置，包括用以在写入操作时，延迟存储体地址和列地址的延迟电路，该半导体存储器装置包括：
在读取操作时，用以使延迟电路的操作失效的控制器。
2.如权利要求1所述的半导体存储器装置，其中控制器是根据应用读取和写入指令时被使能的信号和在写入操作时被使能的信号而操作的。
3.如权利要求1所述的半导体存储器装置，其中控制器包含NAND门元件。
4.如权利要求1所述的半导体存储器装置，其中控制器和含有用以延迟列地址的延迟电路的列地址计数器和锁存器，具有相同的数量。
5.如权利要求1所述的半导体存储器装置，其中控制器的数量为1，并且根据控制器的输出，位于多个列地址计数器和锁存器中的延迟电路在相同的时间被控制。
6.一种存储器装置，包含：
至少一个用以在写入操作时延迟存储体地址和列地址的延迟电路；及
用以在读取操作时，使延迟电路的操作失效的控制器。
7.如权利要求6所述的装置，其中控制器是根据应用读取和写入指令时被使能的信号和在写入操作时被使能的信号而操作的。
8.如权利要求6所述的装置，其中控制器包含NAND门元件。
9.如权利要求6所述的装置，其中控制器与包含用以延迟列地址的延迟电路的列地址计数器和锁存器，具有相同的数量。
10.如权利要求6所述的装置，其中控制器的数量为1，并且根据控制器的输出，位于多个列地址计数器和锁存器中的多个延迟电路在相同的时间被控制。
11.一种存储器装置，包含：
多个用以在写入操作时延迟存储体地址和列地址的延迟电路，该半导体存储器装置包含：
在读取操作时，用以使延迟电路的操作失效的控制器；
其中根据控制器的输出，位于多个列地址计数器和锁存器中的多个延迟电路在相同的时间被控制。
12.如权利要求11所述的半导体存储器装置，其中控制器是根据应用读取和写入指令时被使能的信号和在写入操作时被使能的信号而操作的。
13.如权利要求11所述的半导体存储器装置，其中控制器包含NAND门元件。
14.如权利要求11所述的半导体存储器装置，其中控制器与包含用以延迟列地址的延迟电路的列地址计数器和锁存器，具有相同的数量。
15.一种半导体装置，包含：
存储器装置，包含：
至少一个用以在写入操作时延迟存储体地址和列地址的延迟电路；及
用以在读取操作时，使延迟电路的操作失效的控制器。
16.如权利要求15所述的装置，其中控制器是根据应用读取和写入指令时被使能的信号和在写入操作时被使能的信号而操作的。
17.如权利要求15所述的装置，其中控制器包含NAND门元件。
18.如权利要求15所述的装置，其中控制器与包含用以延迟列地址的延迟电路的列地址计数器和锁存器，具有相同的数量。
19.如权利要求15所述的装置，其中控制器的数量为1，并且根据控制器的输出，位于多个列地址计数器和锁存器中的多个延迟电路在相同的时间被控制。
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